參數(shù)資料
型號： TMS320DM355_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip (DMSoC)
中文描述： 數(shù)字媒體系統(tǒng)芯片（DMSoC）
文件頁數(shù)： 118/158頁
文件大?。?/td> 1319K
代理商： TMS320DM355_07
www.ti.com
P
PCLK
2
1
3
4
4
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
5.9.1.4
VPFE Electrical Data/Timing
Table 5-17. Timing Requirements for VPFE PCLK Master/Slave Mode
(1)
(see
Figure 5-23
)
NO.
MIN
MAX
100
100
UNIT
ns
ns
ns
ns
ns
H3A not used
H3A used
13.33 or P
(2)
2P + 1
1
t
c(PCLK)
Cycle time, PCLK
2
3
4
t
w(PCLKH)
t
w(PCLKL)
t
t(PCLK)
Pulse duration, PCLK high
Pulse duration, PCLK low
Transition time, PCLK
5.7
5.7
3
(1)
P = 1/SYSCLK4 in nanoseconds (ns). For example, if the SYSCLK4 frequency is 135 MHz, use P = 7.41 ns. See
Section 3.5
,
Device
Clocking
, for more information on the supported clock configurations of the DM355.
Use whichever value is greater.
(2)
Figure 5-23. VPFE PCLK Timing
Table 5-18. Timing Requirements for VPFE (CCD) Slave Mode (see
Figure 5-24
)
DM355
MIN
3
2
3
2
3
2
3
2
3
2
NO.
UNIT
MAX
5
6
7
8
9
10
11
12
13
14
t
su(CCDV-PCLK)
t
h(PCLK-CCDV)
t
su(HDV-PCLK)
t
h(PCLK-HDV)
t
su(VDV-PCLK)
t
h(PCLK-VDV)
t
su(C_WEV-PCLK)
t
h(PCLK-C_WEV)
t
su(C_FIELDV-PCLK)
t
h(PCLK-C_FIELDV)
Setup time, CCD valid before PCLK edge
Hold time, CCD valid after PCLK edge
Setup time, HD valid before PCLK edge
Hold time, HD valid after PCLK edge
Setup time, VD valid before PCLK edge
Hold time, VD valid after PCLK edge
Setup time, C_WE valid before PCLK edge
Hold time, C_WE valid after PCLK edge
Setup time, C_FIELD valid before PCLK edge
Hold time, C_FIELD valid after PCLK edge
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
DM355 Peripheral Information and Electrical Specifications
118
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