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參數(shù)資料
| 型號： | TMS320DM355_07 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip (DMSoC) |
| 中文描述： | 數(shù)字媒體系統(tǒng)芯片（DMSoC） |
| 文件頁數(shù)： | 104/158頁 |
| 文件大?。?/td> | 1319K |
| 代理商： | TMS320DM355_07 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁當(dāng)前第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
www.ti.com
P
5.6 General-Purpose Input/Output (GPIO)
5.6.1
GPIO Peripheral Input/Output Electrical Data/Timing
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
The GPIO peripheral provides general-purpose pins that can be configured as either inputs or outputs.
When configured as an output, a write to an internal register can control the state driven on the output pin.
When configured as an input, the state of the input is detectable by reading the state of an internal
register. In addition, the GPIO peripheral can produce CPU interrupts and EDMA events in different
interrupt/event generation modes. The GPIO peripheral provides generic connections to external devices.
The GPIO pins are grouped into banks of 16 pins per bank (i.e., bank 0 consists of GPIO [0:15]). There
are a total of 7 GPIO banks in the DM355, because the DM355 has 104 GPIOs.
The DM355 GPIO peripheral supports the following:
Up to 104 3.3v GPIO pins, GPIO[103:0]
Interrupts:
–
Up to 10 unique GPIO[9:0] interrupts from Bank 0
–
Up to 7 GPIO (bank aggregated) interrupt signals, one from each of the 7 banks of GPIOs
–
Interrupts can be triggered by rising and/or falling edge, specified for each interrupt capable GPIO
signal
DMA events:
–
Up to 10 unique GPIO DMA events from Bank 0
–
Up to 7 GPIO (bank aggregated) DMA event signals, one from each of the 7 banks of GPIOs
Set/clear functionality: Firmware writes 1 to corresponding bit position(s) to set or to clear GPIO
signal(s). This allows multiple firmware processes to toggle GPIO output signals without critical section
protection (disable interrupts, program GPIO, re-enable interrupts, to prevent context switching to
anther process during GPIO programming).
Separate Input/Output registers
Output register in addition to set/clear so that, if preferred by firmware, some GPIO output signals can
be toggled by direct write to the output register(s).
Output register, when read, reflects output drive status. This, in addition to the input register reflecting
pin status and open-drain I/O cell, allows wired logic be implemented.
For more detailed information on GPIOs, see the
Documentation Support
section for the General-Purpose
Input/Output (GPIO) Reference Guide.
Table 5-10. Timing Requirements for GPIO Inputs (see
Figure 5-12
)
DM355
MIN
52
52
NO.
UNIT
MAX
1
2
t
w(GPIH)
t
w(GPIL)
Pulse duration, GPIx high
Pulse duration, GPIx low
ns
ns
Table 5-11. Switching Characteristics Over Recommended Operating Conditions for GPIO Outputs
(see
Figure 5-12
)
DM355
MIN
26
(1)
26
(1)
NO.
PARAMETER
UNIT
MAX
3
4
t
w(GPOH)
t
w(GPOL)
Pulse duration, GPOx high
Pulse duration, GPOx low
ns
ns
(1)
This parameter value should not be used as a maximum performance specification. Actual performance of back-to-back accesses of the
GPIO is dependent upon internal bus activity.
DM355 Peripheral Information and Electrical Specifications
104
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