
v
List of Illustrations
Title
Figure
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3–1
3–2
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Page
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2–10
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4–2
Philips I
2
S Protocol Serial PCM Data Format
Left-Justified Serial PCM Data Format
Right-Justified Serial PCM Data Format
Left-Justified DSP Serial PCM Data Format (Inverted BCLK)
Serial Interface Timing
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Serial Port Timing
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SPI Serial Control Port Timing
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De-Emphasis 75 
μ
s Low-Pass Filter at 2.12 kHz
Application Schematic
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List of Tables
Title
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 
Control Register 00h Allowable Settings
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Master Clock (MCLK) Rates Supported For Various Sample Rates (LRCLK)
Digital Interface Capacitive Loading, T
A
 = 25
°
C, 
AV
DD
 = DV
DD
 = 5 V + 5%, f
s
 = 48 kHz
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 
Table
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2–2
2–3
4–1
Page
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Serial Port Signals
. . . . 
4–1