參數(shù)資料
型號： SYM53C895A
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI Controller(PCI與Ultra2 SCSI連接控制器)
中文描述： PCI到Ultra2 SCSI控制器（的PCI與Ultra2的SCSI連接控制器）
文件頁數(shù)： 51/352頁
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代理商： SYM53C895A
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SCSI Functional Description
2-25
Table 2.3
Bits Used for Parity Control and Generation
Bit Name
Location
Description
Assert SATN/ on
Parity Errors
SCSI Control Zero
(SCNTL0)
, Bit 1
Causes the SYM53C895A to automatically assert SATN/
when it detects a SCSI parity error while operating as an
initiator.
Enable Parity
Checking
SCSI Control Zero
(SCNTL0)
, Bit 3
Enables the SYM53C895A to check for parity errors. The
SYM53C895A checks for odd parity.
Assert Even SCSI
Parity
SCSI Control One
(SCNTL1)
, Bit 2
Determines the SCSI parity sense generated by the
SYM53C895A to the SCSI bus.
Disable Halt on
SATN/ or a Parity
Error (Target Mode
Only)
SCSI Control One
(SCNTL1)
, Bit 5
Causes the SYM53C895A not to halt operations when a
parity error is detected in target mode.
Enable Parity Error
Interrupt
SCSI Interrupt
Enable Zero
(SIEN0)
, Bit 0
Determines whether the SYM53C895A generates an
interrupt when it detects a SCSI parity error.
Parity Error
SCSI Interrupt
Status Zero
(SIST0)
, Bit 0
This status bit is set whenever the SYM53C895A detects
a parity error on the SCSI bus.
Status of SCSI
Parity Signal
SCSI Status Zero
(SSTAT0)
, Bit 0
This status bit represents the active high current state of
the SCSI SDP0 parity signal.
SCSI SDP1 Signal
SCSI Status Two
(SSTAT2)
, Bit 0
This bit represents the active high current state of the
SCSI SDP1 parity signal.
Latched SCSI Parity
SSTAT 2, Bit 3 and
SCSI Status One
(SSTAT1)
, Bit 3
These bits reflect the SCSI odd parity signal
corresponding to the data latched into the
SCSI Input
Data Latch (SIDL)
register.
Master Parity Error
Enable
Chip Test Four
(CTEST4)
, Bit 3
Enables parity checking during PCI master data phases.
Master Data Parity
Error
DMA Status
(DSTAT)
, Bit 6
Set when the SYM53C895A
,
as a PCI master, detects a
target device signaling a parity error during a data phase.
Master Data Parity
Error Interrupt
Enable
DMA Interrupt
Enable (DIEN)
,
Bit 6
By clearing this bit, a Master Data Parity Error does not
cause assertion of INTA/ (or INTB/), but the status bit is
set in the
DMA Status (DSTAT)
register.
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