參數(shù)資料
型號(hào)： SYM53C895A
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI Controller(PCI與Ultra2 SCSI連接控制器)
中文描述： PCI到Ultra2 SCSI控制器（的PCI與Ultra2的SCSI連接控制器）
文件頁數(shù)： 338/352頁
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代理商： SYM53C895A
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IX-4
Index
B
base address register
one (BAR1)
2-3
,
4-9
two (BAR2)
4-10
zero - I/O (BAR0)
4-9
bidirectional
3-3
signals
6-4
,
6-5
BIOS
2-3
bits used for parity control and generation
2-25
block move
2-9
block move instructions
5-5
bridge support extensions (BSE)
4-18
burst
disable (BDIS)
4-59
length (BL[1:0])
4-65
length bit 2 (BL2)
4-62
opcode fetch enable (BOF)
4-67
size selection
2-6
bus
command and byte enables
3-5
fault (BF)
4-41
,
4-68
byte
count
5-37
empty in DMA FIFO (FMT)
4-54
full in DMA FIFO (FFL)
4-54
offset counter (BO)
4-58
C
cache line size
2-7
,
2-9
(CLS)
4-7
enable (CLSE)
4-69
register
2-6
cache mode, see PCI cache mode
2-9
call instruction
5-26
Cap_I (CID)
4-15
capabilities pointer (CP)
4-13
carry test
5-30
chained block moves
2-50
SCRIPTS instruction
2-51
SODL register
2-51
SWIDE register
2-51
wide SCSI receive bit
2-50
wide SCSI send bit
2-50
chained mode (CHM)
4-27
change bus phases
2-17
chip
control 0 (CCNTL0)
4-94
control 1 (CCNTL1)
4-96
revision level (V)
4-57
test five (CTEST5)
4-61
test one (CTEST1)
4-54
test six (CTEST6)
4-63
test three (CTEST3)
4-57
test two (CTEST2)
4-55
test zero (CTEST0)
4-54
type (TYP)
4-80
CHMOV
2-50
class code (CC)
4-7
clear DMA FIFO
2-46
,
4-57
clear instruction
5-15
,
5-17
clear SCSI FIFO (CSF)
4-92
CLF
2-46
CLK
3-4
clock
3-4
address incrementor (ADCK)
4-61
byte counter (BBCK)
4-62
conversion factor (CCF[2:0])
4-30
quadrupler
2-20
CLSE
2-6
,
2-7
CMP
2-44
compare
data
5-30
phase
5-30
configuration
read command
2-5
space
2-3
write command
2-5
configured
as I/O (CIO)
4-55
as memory (CM)
4-55
connected (CON)
4-25
,
4-50
CSF
2-46
CTEST4
2-25
cumulative SCSI byte count (CSBC)
4-106
cycle frame
3-6
D
D1_support (D1S)
4-16
D2_support (D2S)
4-16
DACs
2-19
data
(DATA)
4-18
acknowledge status (DACK)
4-56
compare mask
5-31
compare value
5-31
parity error reported (DPR)
4-6
paths
2-28
request status (DREQ)
4-56
structure address (DSA)
4-48
transfer direction (DDIR)
4-55
data read (DRD)
4-81
data write (DWR)
4-80
data_scale (DSCL)
4-17
data_select (DSLT)
4-17
data-in
2-51
,
2-52
data-out
2-51
,
2-52
DCNTL
2-6
,
2-43
decode of MAD pins
3-20
default download mode
2-56
destination
address
5-22
I/O memory enable (DIOM)
4-67
detected parity error (from slave) (DPE)
4-5
determining the data transfer rate
2-39
device
ID (DID)
4-3
select
3-7
specific initialization (DSI)
4-16
DEVSEL/
3-7
timing (DT[1:0])
4-6
DIEN
2-25
,
2-43
,
2-45
differential mode. See high voltage differential mode
2-33
diffsens mismatch (DM)
4-47
DIFFSENS SCSI signal
3-12
,
6-4
DIP
2-42
,
2-46
,
2-48
direct
5-18
disable
auto FIFO clear (DISFC)
4-95
dual address cycle (DDAC)
4-96
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