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參數(shù)資料
| 型號： | ST7PDALIF2M6 |
| 廠商： | 意法半導(dǎo)體 |
| 元件分類： | ADC |
| 英文描述： | 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY, DATA EEPROM, ADC, TIMERS, SPI, DALI |
| 中文描述： | 8位單電壓閃存存儲器，數(shù)據(jù)EEPROM，模數(shù)轉(zhuǎn)換器，定時器，SPI和大理微控制器 |
| 文件頁數(shù)： | 44/141頁 |
| 文件大小： | 2175K |
| 代理商： | ST7PDALIF2M6 |
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ST7DALI
44/141
1
POWER SAVING MODES
(Cont’d)
Figure 29. AWUFH Mode Flow-chart
Notes:
1.
WDGHALT is an option bit. See option byte sec-
tion for more details.
2.
Peripheral clocked with an external clock source
can still be active.
3.
Only an AWUFH interrupt and some specific in-
terrupts can exit the MCU from HALT mode (such
as external interrupt). Refer to Table 5, “Interrupt
Mapping,” on page 35 for more details.
4.
Before servicing an interrupt, the CC register is
pushed on the stack. The I[1:0] bits of the CC reg-
ister are set to the current software priority level of
the interrupt routine and recovered when the CC
register is popped.
5.
If the PLL is enabled by option byte, it outputs
the clock after an additional delay of t
STARTUP
(see
Figure 11
).
RESET
INTERRUPT
3)
Y
N
N
Y
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
2)
OFF
OFF
OFF
10
FETCH RESET VECTOR
OR SERVICE INTERRUPT
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
ON
OFF
ON
XX
4)
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
ON
ON
ON
XX
4)
256 OR 4096 CPU CLOCK
CYCLE
DELAY
5)
WATCHDOG
ENABLE
DISABLE
WDGHALT
1)
0
WATCHDOG
RESET
1
AWU RC OSC
ON
AWU RC OSC
OFF
AWU RC OSC
OFF
HALT
INSTRUCTION
(Active-Halt disabled)
(AWUCSR.AWUEN=1)
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