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參數(shù)資料
| 型號(hào)： | ST7LITE19F1M6 |
| 英文描述： | ST7LITE1 - 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY.DATA EEPROM. ADC. 4 TIMERS. SPI |
| 中文描述： | ST7LITE1 - 8單電壓閃存EEPROM的MEMORY.DATA位MCU。 ADC的。 4定時(shí)器。的SPI |
| 文件頁數(shù)： | 110/122頁 |
| 文件大小： | 1716K |
| 代理商： | ST7LITE19F1M6 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁當(dāng)前第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁
ST7LITE0, ST7SUPERLITE
110/122
OPTION BYTES
(Cont’d)
OPTION BYTE 1
Bit 7 =
PLLx4x8
PLL Factor selection.
0: PLLx4
1: PLLx8
Bit 6 =
PLLOFF
PLL disable.
0: PLL enabled
1: PLL disabled (by-passed)
Bit 5 = Reserved, must always be 1.
Bit 4 =
OSC
RC
Oscillator selection
0: RC oscillator on
1: RC oscillator off
Table 20. List of valid option combinations
Note 1: see Clock Management Block diagram in
Figure 13
Bit 3:2 =
LVD[1:0]
Low voltage detection selection
These option bits enable the LVD block with a se-
lected threshold as shown in
Table 21
.
Table 21. LVD Threshold Configuration
Bit 1 =
WDG SW
Hardware or software watchdog
This option bit selects the watchdog type.
0: Hardware (watchdog always enabled)
1: Software (watchdog to be enabled by software)
Bit 0 =
WDG HALT
Watchdog Reset on Halt
This option bit determines if a RESET is generated
when entering HALT mode while the Watchdog is
active.
0: No Reset generation when entering Halt mode
1: Reset generation when entering Halt mode
Operating conditions
Clock Source
Option Bits
PLLOFF
1
0
-
1
0
-
1
-
0
1
-
0
V
DD
range
PLL
off
x4
x8
off
x4
x8
off
x4
x8
off
x4
x8
Typ f
CPU
0.7MHz @3V
2.8MHz @3V
-
0-4MHz
4MHz
-
1MHz @5V
-
8MHz @5V
0-8MHz
-
8 MHz
OSC
0
0
-
1
1
-
0
-
0
1
-
1
PLLx4x8
x
0
-
x
0
-
x
-
1
x
-
1
2.4V - 3.3V
Internal RC 1%
External clock
3.3V - 5.5V
Internal RC 1%
External clock
Configuration
LVD1 LVD0
1
1
0
0
LVD Off
Highest Voltage Threshold (
～
4.1V)
Medium Voltage Threshold (
～
3.5V)
Lowest Voltage Threshold (
～
2.8V)
1
0
1
0
OPTION BYTE 0
7
0
OPTION BYTE 1
7
0
Reserved
SEC1 SEC0FR
FMP
W
PLL
x4x8
PLL
OFF
OSC LVD1 LVD0SW
WDG
HALT
Default
Value
1
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
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