參數(shù)資料
型號： ST10F273M-4Q3
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP144
封裝： 28 X 28 MM, 3.40 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-144
文件頁數(shù)： 86/182頁
文件大?。?/td> 3222K
代理商： ST10F273M-4Q3
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Electrical characteristics
ST10F273M
176/182
Figure 63.
SSC slave timing
1.
The phase and polarity of shift and latch edge of SCLK is programmable. This figure uses the leading clock
edge as shift edge (drawn in bold), with latch on trailing edge (SSCPH = 0b), Idle clock line is low, leading
clock edge is low-to-high transition (SSCPO = 0b).
2.
The bit timing is repeated for all bits to be transmitted or received.
t317
SR
Read data setup time before latch
edge, phase error detection off
(SSCPEN = 0)
6–
6
–
ns
t318
SR
Read data hold time after latch
edge, phase error detection off
(SSCPEN = 0)
31
–
2TCL + 6
–
ns
1.
When 40 MHz CPU clock is used the maximum baudrate cannot be higher than 6.6Mbaud (<SSCBR> = ‘2h’) due to the
limited granularity of <SSCBR>. Value ‘1h’ for <SSCBR> may be used only with CPU clock lower than 32 MHz (after
checking that resulting timings are suitable for the master).
2.
Formula for SSC Clock Cycle time: t310 = 4 TCL * (<SSCBR> + 1)
Where <SSCBR> represents the content of the SSC Baudrate register, taken as unsigned 16-bit integer.
Minimum limit allowed for t310 is 150ns (corresponding to 6.6Mbaud).
Table 76.
SSC slave mode timings (continued)
Symbol
Parameter
Max. baudrate 6.6 Mbaud(1)
@fCPU = 40 MHz
(<SSCBR> = 0002h)
Variable baudrate
(<SSCBR> = 0001h - FFFFh)
Unit
Min
Max
Min
Max
1st out bit
Last out bit
2nd out bit
(1)
(2)
2nd in bit
1st in bit
Last in bit
SCLK
MRST
MTSR
t313
t314
t315
t316
t315
t317 t318
t315
t310
t311
t312
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PDF描述
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參數(shù)描述
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