參數(shù)資料
型號： ST10F273M-4Q3
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP144
封裝： 28 X 28 MM, 3.40 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-144
文件頁數(shù)： 65/182頁
文件大?。?/td> 3222K
代理商： ST10F273M-4Q3
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ST10F273M
Electrical characteristics
24.8.14
Memory cycle variables
The tables below use three variables which are derived from the BUSCONx registers and
represent the special characteristics of the programmed memory cycle. The following table
describes how these variables are to be computed.
24.8.15
External memory bus timing
The following sections present the External Memory Bus timings. The given values are
computed for a maximum CPU clock of 40 MHz.
Note:
All external memory bus timings and SSC timings reported in the following tables are based
on design characterization and not fully tested in production.
24.8.16
Multiplexed bus
VDD = 5V ± 10%, VSS = 0V, TA = -40 to +125°C, CL = 50pF,
ALE cycle time = 6 TCL + 2tA + tC + tF (75ns at 40 MHz CPU clock without wait states)
Table 70.
Memory cycle variables
Description
Symbol
Values
ALE Extension
tA
TCL x [ALECTL]
Memory Cycle Time wait states
tC
2TCL x (15 - [MCTC])
Memory Tri-stateTime
tF
2TCL x (1 - [MTTC])
Table 71.
Multiplexed bus timings
Symbol
Parameter
fCPU = 40 MHz
TCL = 12.5ns
Variable CPU clock
1/2 TCL = 1 to 40 MHz
Unit
Min
Max
Min
Max
t5
CC ALE high time
4 + tA
–
TCL - 8.5 + tA
–ns
t6
CC Address setup to ALE
1.5 + tA
–
TCL - 11 + tA
–ns
t7
CC Address hold after ALE
4 + tA
–
TCL - 8.5 + tA
–ns
t8
CC
ALE falling edge to RD, WR
(with RW-delay)
4 + tA
–
TCL - 8.5 + tA
–ns
t9
CC
ALE falling edge to RD, WR (no
RW-delay)
-8.5 + tA
–
-8.5 + tA
–ns
t10 CC
Address float after RD, WR
(with RW-delay)
–6
–
6
ns
t11 CC
Address float after RD, WR (no
RW-delay)1
–18.5
–
TCL + 6
ns
t12 CC
RD, WR low time
(with RW-delay)
15.5 + tC
–
2TCL - 9.5 + tC
–ns
t13 CC
RD, WR low time
(no RW-delay)
28 + tC
–
3TCL - 9.5 + tC
–ns
t14 SR
RD to valid data in
(with RW-delay)
–6 + tC
–
2TCL - 19 + tC
ns
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