參數(shù)資料
型號(hào): ST10F273M-4Q3
廠商: STMICROELECTRONICS
元件分類: 微控制器/微處理器
英文描述: 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP144
封裝: 28 X 28 MM, 3.40 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-144
文件頁數(shù): 163/182頁
文件大小: 3222K
代理商: ST10F273M-4Q3
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ST10F273M
Watchdog timer
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Watchdog timer
The Watchdog Timer is a fail-safe mechanism which prevents the microcontroller from
malfunctioning for long periods of time.
The Watchdog Timer is always enabled after a reset of the chip and can only be disabled in
the time interval until the EINIT (end of initialization) instruction has been executed.
Therefore, the chip start-up procedure is always monitored. The software must be designed
to service the watchdog timer before it overflows. If, due to hardware or software related
failures, the software fails to do so, the watchdog timer overflows and generates an internal
hardware reset. It pulls the RSTOUT pin low in order to allow external hardware components
to be reset.
Each of the different reset sources is indicated in the WDTCON register:
Watchdog Timer Reset in case of an overflow
Software Reset in case of execution of the SRST instruction
Short,Long and Power-On Reset in case of hardware reset (and depending of reset
pulse duration and RPD pin configuration)
The indicated bits are cleared with the EINIT instruction. The source of the reset can be
identified during the initialization phase.
The Watchdog Timer is 16-bit, clocked with the system clock divided by 2 or 128. The high
byte of the watchdog timer register can be set to a prespecified reload value (stored in
WDTREL).
Each time it is serviced by the application software, the high byte of the watchdog timer is
reloaded. For security, rewrite WDTCON each time before the watchdog timer is serviced
Table 41 shows the watchdog time range for 40 MHz CPU clock.
Table 41.
WDTREL reload value
Reload value in WDTREL
Prescaler for fCPU = 40 MHz
2 (WDTIN = ‘0’)
128 (WDTIN = ‘1’)
FFh
12.8s
819.2s
00h
3.277ms
209.7ms
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PDF描述
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參數(shù)描述
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