參數(shù)資料
型號(hào)： SPAKXC16Z1VFC20
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, 20 MHz, MICROCONTROLLER, PQFP132
封裝： PLASTIC, SMT-132
文件頁(yè)數(shù)： 55/200頁(yè)
文件大小： 1383K
代理商： SPAKXC16Z1VFC20
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MOTOROLA
M68HC16ZEC20/D
4
NOTES:
1. The base configuration of the MC68HC16Z1 requires a 32.768 kHz crystal reference, and the
base configuration of the M68HC16Z2 requires a 4.194 MHz crystal reference. Both devices can
be ordered with either reference as a mask option.
2. All internal registers retain data at 0 Hz.
3. Assumes that stable VDDSYN is applied, and that the crystal oscillator is stable. Lock time is
measured from the time VDD and VDDSYN are valid until RESET is released. This specification
also applies to the period required for PLL lock after changing the W and Y frequency control
bits in the synthesizer control register (SYNCR) while the PLL is running, and to the period re-
quired for the clock to lock after LPSTOP.
4. Internal VCO frequency (fVCO ) is determined by SYNCR W and Y bit values.
The SYNCR X bit controls a divide-by-two circuit that is not in the synthesizer feedback loop.
When X = 0, the divider is enabled, and fsys = fVCO ÷ 4.
When X = 1, the divider is disabled, and fsys = fVCO ÷ 2.
X must equal one when operating at maximum specified fsys.
5. This parameter is periodically sampled rather than 100% tested.
6. Assumes that a low-leakage external filter network is used to condition clock synthesizer input
voltage. Total external resistance from the XFC pin due to external leakage must be greater than
15 M
to guarantee this specification. Filter network geometry can vary depending upon operat-
ing environment.
7. Proper layout procedures must be followed to achieve specifications.
8. Jitter is the average deviation from the programmed frequency measured over the specified in-
terval at maximum fsys. Measurements are made with the device powered by filtered supplies
and clocked by a stable external clock signal. Noise injected into the PLL circuitry via VDDSYN
and VSS and variation in crystal oscillator frequency increase the Jclk percentage for a given in-
terval. When jitter is a critical constraint on control system operation, this parameter should be
measured during functional testing of the final system.
Table A–4 Clock Control Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
± 5%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)
Num
Characteristic
Symbol
Minimum
Maximum
Unit
1
PLL Reference Frequency Range1
MC68HC16Z1
MC68HC16Z2
fref
20
3.2
50
5.2
kHz
MHz
2
System Frequency2
Slow On-Chip PLL System Frequency
Fast On-Chip PLL System Frequency
External Clock Operation
fsys
dc
4 (fref)
4 (fref) /128
dc
20.97
MHz
3
PLL Lock Time1,3,5,6,7
tlpll
—20
ms
4
VCO Frequency4
fVCO
—
2 (fsys max)
MHz
5
Limp Mode Clock Frequency
SYNCR X bit = 0
SYNCR X bit = 1
f
limp
—
fsys max /2
fsys max
MHz
6
Short term (5
s interval)
Long term (500
s interval)
J
clk
–1.0
–0.5
1.0
0.5
%
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