參數(shù)資料
型號： SPAKXC16Z1VFC20
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, 20 MHz, MICROCONTROLLER, PQFP132
封裝： PLASTIC, SMT-132
文件頁數(shù)： 22/200頁
文件大小： 1383K
代理商： SPAKXC16Z1VFC20
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MOTOROLA
MC68HC16Z1
118
MC68HC16Z1TS/D
Table 25 AC Timing
(VDD and VDDSYN = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH)
Num
Characteristic
Symbol
Min
Max
Unit
F12
Frequency of Operation (32.768 kHz crystal)
f
0.13
16.78
MHz
1
Clock Period
tcyc
59.6
—
ns
1A
ECLK Period
tEcyc
476
—
ns
1B3
External Clock Input Period
tXcyc
64
—
ns
2, 3
Clock Pulse Width
tCW
24
—
ns
2A, 3A
ECLK Pulse Width
tECW
236
—
ns
2B, 3B3
External Clock Input High/Low Time
tXCHL
32
—
ns
4, 5
CLKOUT Rise and Fall Time
tCrf
—5
ns
4A, 5A
Rise and Fall Time (All Outputs except CLKOUT)
trf
—8
ns
4B, 5B
External Clock Input Rise and Fall Time
tXCrf
—5
ns
6
Clock High to ADDR, FC, SIZE Valid
tCHAV
029
ns
7
Clock High to ADDR, DATA, FC, SIZE High Impedance
tCHAZx
059
ns
8
Clock High to ADDR, FC, SIZE, Invalid
tCHAZn
0—
ns
9
Clock Low to AS, DS, CS Asserted
tCLSA
225
ns
9A4
AS to DS or CS Asserted (Read)
tSTSA
–15
15
ns
11
ADDR, FC, SIZE Valid to AS, CS, (and DS Read) Asserted
tAVSA
15
—
ns
12
Clock Low to AS, DS, CS Negated
tCLSN
229
ns
13
AS, DS, CS Negated to ADDR, FC, SIZE Invalid (Address Hold)
tSNAI
15
—
ns
14
AS, CS Width Asserted
tSWA
100
—
ns
14A
DS, CS Width Asserted (Write)
tSWAW
45
—
ns
14B
AS, CS Width Asserted (Fast Cycle)
tSWDW
40
—
ns
155
AS, DS, CS Width Negated
tSN
40
—
ns
16
Clock High to AS, DS, R/W High Impedance
tCHSZ
—59
ns
17
AS, DS, CS Negated to R/W High
tSNRN
15
—
ns
18
Clock High to R/W High
tCHRH
029
ns
20
Clock High to R/W Low
tCHRL
029
ns
21
R/W High to AS, CS Asserted
tRAAA
15
—
ns
22
R/W Low to DS, CS Asserted (Write)
tRASA
70
—
ns
23
Clock High to Data Out Valid
tCHDO
—29
ns
24
Data Out Valid to Negating Edge of AS, CS
tDVASN
15
—
ns
25
DS, CS Negated to Data Out Invalid (Data Out Hold)
tSNDOI
15
—
ns
26
Data Out Valid to DS, CS Asserted (Write)
tDVSA
15
—
ns
27
Data In Valid to Clock Low (Data Setup)
tDICL
5—
ns
27A
Late BERR, HALT Asserted to Clock Low (Setup Time)
tBELCL
20
—
ns
28
AS, DS Negated to DSACKx, BERR, HALT, AVEC Negated
tSNDN
080
ns
296
DS, CS Negated to Data In Invalid (Data In Hold)
tSNDI
0—
ns
29A6, 7
DS, CS Negated to Data In High Impedance
tSHDI
—55
ns
306
CLKOUT Low to Data In Invalid (Fast Cycle Hold)
tCLDI
15
—
ns
30A6
CLKOUT Low to Data In High Impedance
tCLDH
—90
ns
318
DSACKx Asserted to Data In Valid
tDADI
—50
ns
33
Clock Low to BG Asserted/Negated
tCLBAN
—29
ns
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PDF描述
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