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參數(shù)資料
| 型號： | SPAKXC16Z1VFC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| 封裝： | PLASTIC, SMT-132 |
| 文件頁數(shù)： | 164/200頁 |
| 文件大?。?/td> | 1383K |
| 代理商： | SPAKXC16Z1VFC20 |
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MOTOROLA
MC68HC16Z1
66
MC68HC16Z1TS/D
3.6.2 MCU Module Pin Function During Reset
Generally, module pins default to port functions, and input/output ports are set to input state. This is ac-
complished by disabling pin functions in the appropriate control registers, and by clearing the appropri-
ate port data direction registers. Refer to individual module sections in this manual for more information.
The following table is summary of module pin function out of reset.
3.6.3 Reset Timing
The RESET input must be asserted for a specified minimum period in order for reset to occur. External
RESET assertion can be delayed internally for a period equal to the longest bus cycle time (or the bus
monitor time-out period) in order to protect write cycles from being aborted by reset. While RESET is
asserted, SIM pins are either in an inactive, high impedance state or are driven to their inactive states.
When an external device asserts RESET for the proper period, reset control logic clocks the signal into
an internal latch. The control logic drives the RESET pin low for an additional 512 CLKOUT cycles after
it detects that the RESET signal is no longer being externally driven, to guarantee this length of reset
to the entire system.
If an internal source asserts a reset signal, the reset control logic asserts RESET for a minimum of 512
cycles. If the reset signal is still asserted at the end of 512 cycles, the control logic continues to assert
RESET until the internal reset signal is negated.
After 512 cycles have elapsed, the reset input pin goes to an inactive, high-impedance state for 10 cy-
cles. At the end of this 10-cycle period, the reset input is tested. When the input is at logic level one,
reset exception processing begins. If, however, the reset input is at logic level zero, the reset control
logic drives the pin low for another 512 cycles. At the end of this period, the pin again goes to high-
impedance state for 10 cycles, then it is tested again. The process repeats until RESET is released.
Table 16 Module Pin Functions
Module
Pin Mnemonic
Function
ADC
PADA[7:0]/AN[7:0]
DISCRETE INPUT
VRH
REFERENCE VOLTAGE
VRL
REFERENCE VOLTAGE
CPU
DSI/IPIPE1
DSO/IPIPE0
BKPT/DSCLK
GPT
PGP7/IC4/OC5
DISCRETE INPUT
PGP[6:3]/OC[4:1]
DISCRETE INPUT
PGP[2:0]/IC[3:1]
DISCRETE INPUT
PAI
DISCRETE INPUT
PCLK
DISCRETE INPUT
PWMA, PWMB
DISCRETE OUTPUT
QSM
PQS7/TXD
DISCRETE INPUT
PQS[6:4]/PCS[3:1]
DISCRETE INPUT
PQS3/PCS0/SS
DISCRETE INPUT
PQS2/SCK
DISCRETE INPUT
PQS1/MOSI
DISCRETE INPUT
PQS0/MISO
DISCRETE INPUT
RXD
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