參數(shù)資料
型號： SI5326C-C-GM
廠商： Silicon Laboratories Inc
文件頁數(shù)： 57/72頁
文件大?。?/td> 0K
描述： IC ANY-RATE MULTI/ATTEN 36-QFN
標準包裝： 490
系列： DSPLL®
類型： 時鐘放大器，振動衰減器
PLL： 是
輸入： 時鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 346MHz
除法器/乘法器： 是/是
電源電壓： 1.71 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 36-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 36-QFN（6x6）
包裝： 管件
產(chǎn)品目錄頁面： 628 (CN2011-ZH PDF)
其它名稱： 336-1746
336-1746-5
336-1746-ND
Si5326
60
Rev. 1.0
18
LOL
O
LVCMOS
PLL Loss of Lock Indicator.
This pin functions as the active high PLL loss of lock indicator if the
LOL_PIN register bit is set to 1.
0 = PLL locked
1 = PLL unlocked
If LOL_PIN = 0, this pin will tristate. Active polarity is controlled by
the LOL_POL bit. The PLL lock status will always be reflected in the
LOL_INT
read only register bit.
19
DEC
I
LVCMOS
Skew Decrement.
A pulse on this pin decreases the input to output device skew by
1/fOSC (approximately 200 ps). There is no limit on the range of
skew adjustment by this method.
Pin control is enabled by setting INCDEC_PIN =1. If
INCDEC_PIN
= 0, this pin is ignored and output skew is controlled
via the CLAT register.
If both INC and DEC are tied high, phase buildout is disabled and
the device maintains a fixed-phase relationship between the
selected input clock and the output clock during an input clock
switch.
See the Si53xx Family Reference Manual for more details.
This pin has a weak pull-down.
20
INC
I
LVCMOS
Skew Increment.
A pulse on this pin increases the input to output device skew by
1/fOSC (approximately 200 ps). There is no limit on the range of
skew adjustment by this method.
Pin control is enabled by setting INCDEC_PIN =1. If
INCDEC_PIN
= 0, this pin is ignored and output skew is controlled
via the CLAT register.
If both INC and DEC are tied high, phase buildout is disabled and
the device maintains a fixed-phase relationship between the
selected input clock and the output clock during an input clock
switch.
See the Si53xx Family Reference Manual for more details.
Note:
INC does not increase skew if NI_HS = 4.
This pin has a weak pull-down.
Pin #
Pin Name
I/O
Signal Level
Description
Note:
Internal register names are indicated by underlined italics, e.g., INT_PIN. See Section “5.Register Map”.
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PDF描述
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參數(shù)描述
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SI5327B-C-GMR 功能描述:時鐘發(fā)生器及支持產(chǎn)品 Lo Loop BW Clk Multi Jitter Attn 2In/Out RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56
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