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參數(shù)資料
| 型號： | SDA9400 |
| 廠商： | MICRONAS SEMICONDUCTOR HOLDING AG |
| 英文描述： | Scan Rate Converter using Embedded DRAM Technology Units |
| 中文描述： | 掃描頻率轉(zhuǎn)換器采用嵌入式DRAM技術(shù)股 |
| 文件頁數(shù)： | 60/94頁 |
| 文件大小： | 1180K |
| 代理商： | SDA9400 |
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SDA 9400
Micronas
60
Preliminary Data Sheet
4:2:2. The representation of the samples of the chrominance signal is programmable as positive
dual code (unsigned, parameter TWOOUT=0) or two's complement code (TWOOUT=1, see also
I2C bus format
on page 64, I2C bus parameter 17h).
Output data format
X
ab:
X: signal component a: sample number b: bit number
6.7
High data rate processing (HDR)
The output signal can be vertically expanded. The expansion as well as the different scan rate
conversion algorithms are processed in the HDR block. For the vertical expansion line memories
are used. If the operation frequency X1/CLK2 is higher than 27 MHz plus 10%, the line memories
will not work correctly any more. In this case only simple processing will be possible. Simple
processing means, that the vertical expansion must be disabled. To force simple processing the
parameter FREQR is used. Furthermore all static operation modes are disabled, which needs the
interpolation into another raster position like Micronas soft mix mode.
Output write parameter: FREQR
Data
Pin
YOUT7
YOUT6
YOUT5
YOUT4
YOUT3
YOUT2
YOUT1
YOUT0
UVOUT7
UVOUT6
UVOUT5
UVOUT4
UVOUT3
UVOUT2
UVOUT1
UVOUT0
4:2:2 Parallel
Y
07
Y
06
Y
05
Y
04
Y
03
Y
02
Y
01
Y
00
U
07
U
06
U
05
U
04
U
03
U
02
U
01
U
00
Y
17
Y
16
Y
15
Y
14
Y
13
Y
12
Y
11
Y
10
V
07
V
06
V
05
V
04
V
03
V
02
V
01
V
00
FREQR
X1/CLK2
Vertical expansion
0
<= 27 MHZ + 10%
depends on VERINT
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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