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參數(shù)資料
| 型號： | SATMEGA32A-ANR |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 16 MHz, RISC MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 1 MM HEIGHT, 0.80 MM PITCH, GREEN, PLASTIC, MS-026ACB, TQFP-44 |
| 文件頁數(shù)： | 21/353頁 |
| 文件大?。?/td> | 5149K |
| 代理商： | SATMEGA32A-ANR |
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117
8155C–AVR–02/11
ATmega32A
The Input Capture is updated with the counter (TCNT1) value each time an event occurs on the
ICP1 pin (or optionally on the analog comparator output for Timer/Counter1). The Input Capture
can be used for defining the counter TOP value.
The Input Capture Register is 16-bit in size. To ensure that both the high and low bytes are read
simultaneously when the CPU accesses these registers, the access is performed using an 8-bit
temporary High Byte Register (TEMP). This temporary register is shared by all the other 16-bit
registers. See “Accessing 16-bit Registers” on page 94.
16.10.7
TIMSK – Timer/Counter Interrupt Mask Register
(1)
Note:
1. This register contains interrupt control bits for several Timer/Counters, but only Timer1 bits are
described in this section. The remaining bits are described in their respective timer sections.
Bit 5 – TICIE1: Timer/Counter1, Input Capture Interrupt Enable
When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally
enabled), the Timer/Counter1 Input Capture Interrupt is enabled. The corresponding Interrupt
Vector (See “Interrupts” on page 45.) is executed when the ICF1 Flag, located in TIFR, is set.
Bit 4 – OCIE1A: Timer/Counter1, Output Compare A Match Interrupt Enable
When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally
enabled), the Timer/Counter1 Output Compare A match interrupt is enabled. The corresponding
Interrupt Vector (See “Interrupts” on page 45.) is executed when the OCF1A Flag, located in
TIFR, is set.
Bit 3 – OCIE1B: Timer/Counter1, Output Compare B Match Interrupt Enable
When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally
enabled), the Timer/Counter1 Output Compare B match interrupt is enabled. The corresponding
Interrupt Vector (See “Interrupts” on page 45.) is executed when the OCF1B Flag, located in
TIFR, is set.
Bit 2 – TOIE1: Timer/Counter1, Overflow Interrupt Enable
When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally
enabled), the Timer/Counter1 Overflow Interrupt is enabled. The corresponding Interrupt Vector
(See “Interrupts” on page 45.) is executed when the TOV1 Flag, located in TIFR, is set.
16.10.8
TIFR – Timer/Counter Interrupt Flag Register
Note:
1. This register contains flag bits for several Timer/Counters, but only Timer1 bits are described
in this section. The remaining bits are described in their respective timer sections.
Bit
7
6
5
4
3
2
1
0
OCIE2
TOIE2
TICIE1
OCIE1A
OCIE1B
TOIE1
OCIE0
TOIE0
TIMSK
Read/Write
R/W
Initial Value
0
Bit
765
4321
0
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
TIFR
Read/Write
R/W
Initial Value
000
0000
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| SAT-MXP-10-L | 制造商:3M Electronic Products Division 功能描述:SLIC STUBBED AERIAL TERMINAL 10 PR MX2000 PROT LEFT ENTRY |
| SATP4032G-CMM | 制造商:PRETEC 功能描述:DRIVESSD 32GB 2.5" SATA IIP4000 MLC |
| SATP4128G-CMM | 制造商:PRETEC 功能描述:DRIVESSD 128GB 2.5" SATA IIP4000 MLC |
| SATP4256G-CMM | 制造商:PRETEC 功能描述:DRIVESSD 256GB 2.5" SATA IIP4000 MLC |
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