- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄225025 > RC28F128P33T85 (NUMONYX) 8M X 16 FLASH 3V PROM, 85 ns, PBGA64 PDF資料下載
參數(shù)資料
| 型號： | RC28F128P33T85 |
| 廠商： | NUMONYX |
| 元件分類： | PROM |
| 英文描述： | 8M X 16 FLASH 3V PROM, 85 ns, PBGA64 |
| 封裝： | BGA-64 |
| 文件頁數(shù)： | 49/96頁 |
| 文件大?。?/td> | 1378K |
| 代理商： | RC28F128P33T85 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁當前第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁
November 2007
Datasheet
Order Number: 314749-05
53
Numonyx StrataFlash Embedded Memory (P33)
11.1.0.6
Data Hold
For burst read operations, the Data Hold (DH) bit determines whether the data output
remains valid on DQ[15:0] for one or two clock cycles. This period of time is called the
“data cycle”. When DH is set, output data is held for two clocks (default). When DH is
cleared, output data is held for one clock (see Figure 29). The processor’s data setup
time and the flash memory’s clock-to-data output delay should be considered when
determining whether to hold output data for one or two clocks. A method for
determining the DH configuration is shown below:
To set the device at one clock data hold for subsequent reads, the following condition
must be satisfied:
tCHQV (ns) + tDATA (ns) ≤ One CLK Period (ns)
tDATA = Data set up to Clock (defined by CPU)
For example, with a clock frequency of 40 MHz, the clock period is 25 ns. Assuming
tCHQV = 20 ns and tDATA = 4 ns. Applying these values to the formula above:
The equation is satisfied and data will be available at every clock period with data hold
setting at one clock. If tCHQV (ns) + tDATA (ns) > One CLK Period (ns), data hold setting of
2 clock periods must be used.
11.1.0.7
WAIT Delay
The WAIT Delay (WD) bit controls the WAIT assertion-delay behavior during
synchronous burst reads. WAIT can be asserted either during or one data cycle before
valid data is output on DQ[15:0]. When WD is set, WAIT is deasserted one data cycle
before valid data (default). When WD is cleared, WAIT is deasserted during valid data.
All Asynchronous Reads
Deasserted
1
All Writes
High-Z
1,2
Notes:
1.
Active: WAIT is asserted until data becomes valid, then deasserts.
2.
When OE# = VIH during writes, WAIT = High-Z.
Table 28: WAIT Functionality Table (Sheet 2 of 2)
Condition
WAIT
Notes
Figure 29: Data Hold Timing
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
CLK [C]
D[15:0] [Q]
2 CLK
Data Hold
1 CLK
Data Hold
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RC28F256P33T85A | 16M X 16 FLASH 3V PROM, 85 ns, PBGA64 |
| RC28F160C3TC90 | 1M X 16 FLASH 3V PROM, 90 ns, PBGA64 |
| RC28F160C3BD70 | 1M X 16 FLASH 3V PROM, 70 ns, PBGA64 |
| RC4194K | DUAL OUTPUT, ADJUSTABLE MIXED REGULATOR, MBFM9 |
| RM4194K | DUAL OUTPUT, ADJUSTABLE MIXED REGULATOR, MBFM9 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| RC28F128P33T85A | 功能描述:IC FLASH 128MBIT 85NS 64EZBGA RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:StrataFlash™ 標準包裝:2,500 系列:- 格式 - 存儲器:EEPROMs - 串行 存儲器類型:EEPROM 存儲容量:1K (128 x 8) 速度:100kHz 接口:UNI/O?（單線） 電源電壓:1.8 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-TSSOP，8-MSOP（0.118"，3.00mm 寬） 供應(yīng)商設(shè)備封裝:8-MSOP 包裝:帶卷 (TR) |
| RC28F128P33TF60 | 制造商:NUMONYX 制造商全稱:Numonyx B.V 功能描述:Numonyx?? P33-65nm Flash Memory |
| RC28F128P33TF60A | 功能描述:IC FLASH 128MBIT 85NS 64EZBGA RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:StrataFlash™ 標準包裝:72 系列:- 格式 - 存儲器:RAM 存儲器類型:SRAM - 同步 存儲容量:4.5M（256K x 18） 速度:133MHz 接口:并聯(lián) 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 封裝/外殼:100-LQFP 供應(yīng)商設(shè)備封裝:100-TQFP（14x20） 包裝:托盤 |
| RC28F128P3GB850 | 制造商:Micron Technology Inc 功能描述:128MB, KEARNY EBGA 3.0 - Trays |
| RC28F128P3GT850 | 制造商:Micron Technology Inc 功能描述:128MB, KEARNY EBGA 3.0 - Trays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。