參數(shù)資料
型號(hào)： ORT8850H
英文描述： Field-Programmable System Chip (FPSC) Eight-Channel x 850 Mbits/s Backplane Transceiver
中文描述： 現(xiàn)場(chǎng)可編程系統(tǒng)芯片（促進(jìn)文化基金）8通道x 850 Mbits /秒背板收發(fā)器
文件頁(yè)數(shù)： 58/112頁(yè)
文件大?。?/td> 2417K
代理商： ORT8850H
58
Agere Systems Inc.
Data Sheet
August 2001
Eight-Channel x 850 Mbits/s Backplane Transceiver
ORCA
ORT8850 FPSC
Parallel
RapidIO
-like Interface Timing Characteristics
Figure 17 illustrates the timing for the receive parallel interfaces A, B, and C (DDR). The recommended operating
conditions for this interface are the same as for the HSI interface show in Table 16. Table 20 shows the worst case
timing parameters for this interface made under these conditions.
5-9085.c(F)
Figure 17. Receive Parallel Data/Control Timing
Table 20. Parallel Receive Data/Control Timing
Figure 18 illustrates the timing for the transmit parallel interfaces A, B, and C (DDR). The recommended operating
conditions for this interface are the same as for the HSI interface shown in Table 16. Table 21 shows the worst case
timing parameters for this interface under these conditions.
2289(F)
Figure 18. Transmit Parallel Data/Control Timing
Table 21. Transmit Parallel Data/Control Timing
Symbol
Parameter
–
1
–
2
–
3
Unit
Min
—
40
—
290
290
Max
266
60
1.0
—
—
Min
—
40
—
270
270
Max
290
60
1.0
—
—
Min
—
40
—
260
260
Max
315
60
1.0
—
—
t1
—
—
t2
t3
Clock Frequency
Clock Duty Cycle
Clock Rise/Fall Time
Data/Control Setup Time Required
Data/Control Hold Time Required
MHz
%
V/ns
ps
ps
Symbol
Parameter
–
1
–
2
–
3
Unit
Min
—
45
—
510
Max
266
55
1.0
—
Min
—
45
—
510
Max
290
55
1.0
—
Min
—
45
—
510
Max
315
55
1.0
—
t4
—
—
t5
Clock Frequency
Clock Duty Cycle
Clock rise/Fall Time
Data Delay from Clock Edge
MHz
%
V/ns
ps
RXCLK
RXSOC
RXD[7:0]
P
N
P
N
t1
t3
t2
TXCLK
TXSOC
TXD[7:0]
P
N
P
N
t4
t5
t5
t5
t5
t5
t5
相關(guān)PDF資料
PDF描述
ORT8850L Field-Programmable System Chip (FPSC) Eight-Channel x 850 Mbits/s Backplane Transceiver
OS1001 Interface IC
OS1010 Optoelectronic
OS1011 SINGLE 1.8V, 200 KHZ OP, E TEMP, -40C to +125C, 8-PDIP, TUBE
OS1012 1.8V, 200kHz single low-cost, CMOS Op Amplifier on 120K Analog ROM process., -40C to +125C, 8-MSOP, T/R
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ORT8850H-1BM680C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BM680I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BMN680C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-1BMN680I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
ORT8850H-2BM680C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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