參數(shù)資料
型號： ORLI10G1BM680-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 1296 CLBS, 333000 GATES, PBGA680
封裝： PLASTIC, FBGA-680
文件頁數(shù)： 41/78頁
文件大小： 1689K
代理商： ORLI10G1BM680-DB
Lattice Semiconductor
ORCA ORLI10G Data Sheet
46
Figure 32 shows the Receive (Embedded Line Interface to FPGA) timing for 10G mode where PLL_RX2 is
bypassed via the PLL_BYPASS external FPSC pin. The 0.7 ns minimum propagation delay and 1.9 ns maximum
propagation delay shown are approximate values for the embedded line interface in this scenario. In the waveform
shown, data will be time shifted at the FPGA capture register due to FPGA data path delay. Consult the ispLEVER
software, via the static timing analysis tool TRACE, for the exact timing values. Figure 32 shows a half cycle trans-
fer; note the inversion bubble on the FPGA capture register. This half cycle transfer negates possible hold timing
issues. If a full cycle transfer is used with the receive PLL bypassed, check for hold violations with the static timing
analysis tool TRACE.
Figure 32. Receive Timing for 10G Mode with PLL Bypassed (-1 Speed Grade)
1.9 ns Tpd_max
3.0ns
0.7 ns Tpd_min
Launch
RX_CLK8_IN_MUX1
1.4ns
3ns
RX_DAT_IN
Primary
FPGA Clock
Tree
Clock
Divider
PLL_RX2
(Bypass Mode)
D
RX2_VCOP
Embedded Line Interface Core
FPGA
Q
RX_CLK_IN[0]
(100 MHz)
0.0ns
5.0ns
10.0ns
15.0ns
20.0ns
RX2_VCOP
(Reference Clock)
5.6ns
15.6ns
RX_CLK8_IN_MUX1
13.0ns
18.0ns
FPGA Clock
Data
0.6ns
10.6ns
20.6ns
Hold
0.8ns
Capture
8.0ns
相關PDF資料
PDF描述
ORLI10G2BM680-DB FPGA, 1296 CLBS, 333000 GATES, PBGA680
ORLI10G3BM680-DB FPGA, 1296 CLBS, 333000 GATES, PBGA680
ORT82G5-1BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-2BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-3BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
相關代理商/技術參數(shù)
參數(shù)描述
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