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參數(shù)資料
| 型號： | MPC9774 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 3.3V / 2,5V 1:14 LVCMOS PLL CLOCK GENERATOR |
| 中文描述： | 3.3 / 2,5 V 13:14:00的LVCMOS PLL時鐘發(fā)生器 |
| 文件頁數(shù)： | 7/16頁 |
| 文件大小： | 217K |
| 代理商： | MPC9774 |
MPC9774
TIMING SOLUTIONS
7
MOTOROLA
Table 9. DC Characteristics
(VCC = 2.5V
±
5%, TA = 0
°
C to + 85
°
C)
Symbol
Characteristics
VCC_PLL
PLL supply voltage
VIH
Input high voltage
VIL
Input low voltage
VOH
Output High Voltage
VOL
Output Low Voltage
ZOUT
Output impedance
IIN
ICC_PLL
Maximum PLL Supply Current
ICC
Maximum Quiescent Supply Current
a.
The MPC9774 is capable of driving 50
transmission lines on the incident edge. Each output drives one 50
parallel terminated
transmission line to a termination voltage of VTT. Alternatively, the device drives up to two 50
series terminated transmission lines per
output.
b.
Inputs have pull-down or pull-up resistors affecting the input current.
Table 10. AC Characteristics
(VCC = 2.5V
±
5%, TA = 0
°
C to + 85
°
C)a b
Symbol
Characteristics
fref
Input reference frequency
÷
8 feedback
÷
12 feedback
÷
16 feedback
÷
24 feedback
÷
32 feedback
÷
48 feedback
Min
2.325
1.7
-0.3
1.8
Typ
Max
VCC
Unit
V
V
V
V
V
Condition
LVCMOS
LVCMOS
LVCMOS
IOH =-15 mAa
IOL = 15 mA
VCC + 0.3
0.7
0.6
17 - 20
Input Currentb
±
200
5.0
1.0
μ
A
mA
mA
VIN = VCC or GND
VCCA Pin
All VCC Pins
2.0
Min
25.0
16.6
12.5
8.33
6.25
4.16
Typ
Max
50.0
33.3
25.0
16.6
12.5
8.3
Unit
MHz
MHz
MHz
MHz
MHz
MHz
Condition
PLL locked
Input reference frequency in PLL bypass modec
VCO frequency ranged
Output Frequency
TBD
400
100.0
50.0
33.3
25.0
16.6
60
1
MHz
MHz
MHz
MHz
MHz
MHz
MHz
%
ns
ps
PLL bypass
fVCO
fMAX
200
50.0
25.0
16.6
12.5
8.33
40
÷
4 output
÷
8 output
÷
12 output
÷
16 output
÷
24 output
PLL locked
frefDC
tr, tf
t(
)
Reference Input Duty Cycle
CCLKx Input Rise/Fall Time
Propagation Delay (static phase offset)
CCLKx or PCLK to FB_IN
Output-to-output Skewe
Output duty cycle
Output Rise/Fall Time
Output Disable Time
Output Enable Time
Cycle-to-cycle jitter
Period Jitter
I/O Phase Jitter
PLL closed loop bandwidthg
Maximum PLL Lock Time
All AC characteristics are design targets and subject to change upon device characterization.
AC characteristics apply for parallel output termination of 50
to VTT.
In bypass mode, the MPC9774 divides the input reference clock.
The input reference frequency must match the VCO lock range divided by the total feedback divider ratio: fref = fVCO
÷
(M
VCO_SEL).
See application section for part-to-part skew calculation.
See application section for a jitter calculation for other confidence factors than 1
σ
.
-3 dB point of PLL transfer characteristics.
0.7 to 1.7V
PLL locked
±
150
tsk(O)
DC
tr, tf
tPLZ, HZ
tPZL, LZ
tJIT(CC)
tJIT(PER)
tJIT(
)
BW
tLOCK
a.
b.
c.
d.
e.
f.
g.
300
55
1.0
10
10
ps
%
ns
ns
ns
ps
ps
ps
kHz
ms
45
0.1
50
0.6 to 1.8V
RMS (1
σ
)f
RMS (1
σ
)
RMS (1
σ
)
TBD
TBD
TBD
TBD
10
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PDF描述 |
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參數(shù)描述 |
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| MPC9774FAR2 | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 FSL 1-14 LVCMOS PLL Clock Generator RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56 |
| MPC97H73AE | 功能描述:IC PLL CLK GEN 1:12 3.3V 52-LQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:1,000 系列:- 類型:時鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT |
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