參數(shù)資料
型號(hào)： MPC8323ECZQAFDC
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 66/82頁(yè)
文件大小： 0K
描述： IC MPU PWRQUICC II 516-PBGA
產(chǎn)品培訓(xùn)模塊： MPC8323E PowerQUICC II Pro Processor
標(biāo)準(zhǔn)包裝： 40
系列： MPC83xx
處理器類型： 32-位 MPC83xx PowerQUICC II Pro
速度： 333MHz
電壓： 1V
安裝類型： 表面貼裝
封裝/外殼： 516-BBGA
供應(yīng)商設(shè)備封裝： 516-FPBGA（27x27）
包裝： 托盤
配用： MPC8323E-RDB-ND - BOARD REFERENCE DESIGN
MPC8323E PowerQUICC II Pro Integrated Communications Processor Family Hardware Specifications, Rev. 4
Freescale Semiconductor
69
Clocking
22.5
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). Table 60 shows the encodings for RCWL[COREPLL]. COREPLL values not listed
in Table 60 should be considered reserved.
NOTE
Core VCO frequency = core frequency × VCO divider
VCO divider (RCWL[COREPLL[0:1]]) must be set properly so that the
core VCO frequency is in the range of 500–800 MHz.
Table 60. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk : csb_clk Ratio
VCO Divider
0-1
2-5
6
nn
0000
n
PLL bypassed
(PLL off,
csb_clk clocks
core directly)
PLL bypassed
(PLL off,
csb_clk clocks
core directly)
00
0001
01:1
÷2
01
0001
01:1
÷4
10
0001
01:1
÷8
11
0001
01:1
÷8
00
0001
11.5:1
÷2
01
0001
11.5:1
÷4
10
0001
11.5:1
÷8
11
0001
11.5:1
÷8
00
0010
02:1
÷2
01
0010
02:1
÷4
10
0010
02:1
÷8
11
0010
02:1
÷8
00
0010
12.5:1
÷2
01
0010
12.5:1
÷4
10
0010
12.5:1
÷8
11
0010
12.5:1
÷8
00
0011
03:1
÷2
01
0011
03:1
÷4
10
0011
03:1
÷8
11
0011
03:1
÷8
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