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參數(shù)資料
| 型號： | MPC603RVG300LC |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 14/31頁 |
| 文件大小： | 0K |
| 描述： | MPU RISC PID7V-603E 255FCCBGA |
| 標準包裝： | 60 |
| 系列： | MPC6xx |
| 處理器類型： | 32-位 MPC603e PowerPC |
| 速度： | 300MHz |
| 電壓： | 2.5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 255-BCBGA 裸露焊盤，255-FCCBGA |
| 供應(yīng)商設(shè)備封裝： | 255-FCCBGA（21x21） |
| 包裝： | 托盤 |
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PID7t-603e Hardware Specifications, Rev. 5
Freescale Semiconductor
21
System Design Information
8.1
PLL Configuration
The 603e PLL is configured by the PLL_CFG[0–3] signals. For a given SYSCLK (bus) frequency, the
PLL configuration signals set the internal CPU and VCO frequency of operation. The PLL configuration
for the PID7t-603e is shown in this table for nominal frequencies.
8.2
PLL Power Supply Filtering
The AVdd power signal is provided on the 603e to provide power to the clock generation phase-locked
loop. To ensure stability of the internal clock, the power supplied to the AVdd input signal should be filtered
Table 12. PLL Configuration
PLL_CFG[0:3]
CPU Frequency in MHz (VCO Frequency in MHz)
Bus-to-Core
Multiplier
Core-to-VCO
Multiplier
Bus
25 MHz
Bus
33.33 MHz
Bus
40 MHz
Bus
50 MHz
Bus
60 MHz
Bus
66.67 MHz
Bus
75 MHz
0100
2x
—
150
(300)
0101
2x
4x
—
804
(320)
100
(400)
120
(480)
133
(532)
150
(600)
0110
2.5x
2x
—
150
(300)
166
(333)
187
(375)
1000
3x
2x
—
150
(300)
180
(360)
200
(400)
225
(450)
1110
3.5x
2x
—
175
(350)
210
(420)
233 (466)
263
(525)
1010
4x
2x
—
160
(320)
200
(400)
240
(480)
267 (533)
300
(600)
0111
4.5x
2x
—
150
(300)
180
(360)
225
(450)
270
(540)
300 (600)
—
1011
5x
2x
—
166
(333)
200
(400)
250
(500)
300
(600)
——
1001
5.5x
2x
—
183 (366)
220
(440)
275
(550)
———
1101
6x
2x
150
(300)
200
(400)
240
(480)
300
(600)
———
0011
PLL bypass
1111
Clock off
Note:
1. Some PLL configurations may select bus, CPU, or VCO frequencies which are not supported; see Section 4.2.1, “Clock
AC Specifications,” for valid SYSCLK and VCO frequencies.
2. In PLL-bypass mode, the SYSCLK input signal clocks the internal processor directly, the PLL is disabled, and the bus
mode is set for 1:1 mode operation. This mode is intended for factory use only.
Note: The AC timing specifications given in this document do not apply in PLL-bypass mode.
3. In clock-off mode, no clocking occurs inside the 603e regardless of the SYSCLK input.
4. 80 MHz operation is not supported for the PBGA package (see Table 7).
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC603RZT200LC | 功能描述:微處理器 - MPU 603E 255PBGA RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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| MPC6071 | 制造商:International Rectifier 功能描述: |
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