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參數(shù)資料
| 型號： | MCF5232 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Integrated Microprocessor Hardware Specification |
| 中文描述： | 集成的微處理器，硬件規(guī)格 |
| 文件頁數(shù)： | 54/60頁 |
| 文件大小： | 1462K |
| 代理商： | MCF5232 |
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MCF523x Integrated Microprocessor Hardware Specification, Rev. 1.3
Preliminary
Preliminary Electrical Characteristics
Freescale Semiconductor
54
The values in
Table 42
correspond to
Figure 23
.
Figure 23. QSPI Timing
6.13 JTAG and Boundary Scan Timing
Table 43. JTAG and Boundary Scan Timing
Num
Characteristics
1
NOTES:
1
JTAG_EN is expected to be a static signal. Hence, specific timing is not associated with it.
Symbol
Min
Max
Unit
J1
TCLK Frequency of Operation
f
JCYC
DC
1/4
f
sys/2
J2
TCLK Cycle Period
t
JCYC
4
-
t
CYC
J3
TCLK Clock Pulse Width
t
JCW
26
-
ns
J4
TCLK Rise and Fall Times
t
JCRF
0
3
ns
J5
Boundary Scan Input Data Setup Time to TCLK Rise
t
BSDST
4
-
ns
J6
Boundary Scan Input Data Hold Time after TCLK Rise
t
BSDHT
26
-
ns
J7
TCLK Low to Boundary Scan Output Data Valid
t
BSDV
0
33
ns
J8
TCLK Low to Boundary Scan Output High Z
t
BSDZ
0
33
ns
J9
TMS, TDI Input Data Setup Time to TCLK Rise
t
TAPBST
4
-
ns
J10
TMS, TDI Input Data Hold Time after TCLK Rise
t
TAPBHT
10
-
ns
J11
TCLK Low to TDO Data Valid
t
TDODV
0
26
ns
J12
TCLK Low to TDO High Z
t
TDODZ
0
8
ns
J13
TRST Assert Time
t
TRSTAT
100
-
ns
J14
TRST Setup Time (Negation) to TCLK High
t
TRSTST
10
-
ns
QSPI_CS[1:0]
QSPI_CLK
QSPI_DOUT
QS5
QS1
QSPI_DIN
QS3
QS4
QS2
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