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參數(shù)資料
| 型號(hào)： | MCF5232 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Integrated Microprocessor Hardware Specification |
| 中文描述： | 集成的微處理器，硬件規(guī)格 |
| 文件頁數(shù)： | 51/60頁 |
| 文件大?。?/td> | 1462K |
| 代理商： | MCF5232 |
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Preliminary Electrical Characteristics
MCF523x Integrated Microprocessor Hardware Specification, Rev. 1.3
Preliminary
Freescale Semiconductor
51
Figure 19
shows MII receive signal timings listed in
Table 37
.
Figure 19. MII Receive Signal Timing Diagram
6.10.2 MII Transmit Signal Timing (ETXD[3:0], ETXEN,
ETXER, ETXCLK)
Table 38
lists MII transmit channel timings.
The transmitter functions correctly up to a ETXCLK maximum frequency of 25 MHz +1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed twice the
ETXCLK frequency.
The transmit outputs (ETXD[3:0], ETXEN, ETXER) can be programmed to transition from either the
rising or falling edge of ETXCLK, and the timing is the same in either case. This options allows the use
of non-compliant MII PHYs.
Refer to the Ethernet chapter for details of this option and how to enable it.
Table 37. MII Receive Signal Timing
Num
Characteristic
Min
Max
Unit
M1
ERXD[3:0], ERXDV, ERXER to ERXCLK setup
5
—
ns
M2
ERXCLK to ERXD[3:0], ERXDV, ERXER hold
5
—
ns
M3
ERXCLK pulse width high
35%
65%
ERXCLK period
M4
ERXCLK pulse width low
35%
65%
ERXCLK period
Table 38. MII Transmit Signal Timing
Num
Characteristic
Min
Max
Unit
M5
ETXCLK to ETXD[3:0], ETXEN, ETXER invalid
5
—
ns
M6
ETXCLK to ETXD[3:0], ETXEN, ETXER valid
—
25
ns
M7
ETXCLK pulse width high
35%
65%
ETXCLK period
M8
ETXCLK pulse width low
35%
65%
ETXCLK period
M1
M2
ERXCLK (input)
ERXD[3:0] (inputs)
ERXDV
ERXER
M3
M4
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