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參數(shù)資料
| 型號(hào)： | MB9BF505RPMC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP120 |
| 封裝： | 16 X 16 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 18/120頁 |
| 文件大?。?/td> | 1277K |
| 代理商： | MB9BF505RPMC |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁當(dāng)前第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁
114
8266D-MCU Wireless-06/12
ATmega128RFA1
Table 9-44 PDT_THRES Register Bits
Register Bits
Value
Description
0x7
Reset value, to be used if Antenna Diversity
algorithm is disabled
PDT_THRES3:0
0x3
Recommended correlator threshold for
Antenna Diversity operation
9.12.15 SFD_VALUE – Start of Frame Delimiter Value Register
Bit
7
6
5
4
3
2
1
0
NA ($14B)
SFD_VALUE7:0
SFD_VALUE
Read/Write
RW
Initial Value
1
0
1
0
1
This register contains the one octet start-of-frame delimiter (SFD) to synchronize to a
received frame. The lower 4 bits must not be all zero to avoid decoding conflicts.
Bit 7:0 – SFD_VALUE7:0 - Start of Frame Delimiter Value
For compliant IEEE 802.15.4 networks set SFD_VALUE = 0xA7. This is the default
value of the register. To establish non IEEE 802.15.4 compliant networks the SFD value
can be changed to any other value. If enabled a RX_START interrupt is issued only if
the received SFD matches the register content of SFD_VALUE and a valid PHR is
received.
Table 9-45 SFD_VALUE Register Bits
Register Bits
Value
Description
SFD_VALUE7:0
0xA7
IEEE 802.15.4 compliant value of the SFD
9.12.16 TRX_CTRL_2 – Transceiver Control Register 2
Bit
7
6
5
4
NA ($14C)
RX_SAFE_MODE
Res4
Res3
Res2
TRX_CTRL_2
Read/Write
RW
R
Initial Value
0
Bit
3
2
1
0
NA ($14C)
Res1
Res0
OQPSK_DATA_RATE1 OQPSK_DATA_RATE0
TRX_CTRL_2
Read/Write
R
RW
Initial Value
0
This register controls the data rate setting of the radio transceiver.
Bit 7 – RX_SAFE_MODE - RX Safe Mode
If this bit is set, the next received frame will be protected and not overwritten by
following frames. Set this bit to 0 to release the buffer (and set it again for further
protection).
Bit 6:2 – Res4:0 - Reserved
Bit 1:0 – OQPSK_DATA_RATE1:0 - Data Rate Selection
相關(guān)PDF資料 |
PDF描述 |
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