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參數(shù)資料
| 型號(hào)： | MB86277PMC-G-BNDE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁(yè)數(shù)： | 217/277頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC GRAPHIC CTRLR 2D 256LQFP |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 類型： | 視頻、圖形控制器 |
| 應(yīng)用： | TV |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LQFP |
| 供應(yīng)商設(shè)備封裝： | 256-LQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 865-1180 |
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FUJITSU LIMITED
PRELIMINARY and CONFIDENTIAL
MB86277 MINT
Graphics Controller
44
Specifications Rev. 1.0
4.3.3 Bus mode
MINT supports the DMA transfer cycle steal mode and burst mode according to setting of external DMA
mode.
Cycle steal mode (In the V832 mode, the burst mode is called the single transfer mode.)
In the cycle steal mode, the right to use the bus is obtained or released at every data transfer of 1 unit.
The DMA transfer unit can be selected from between the 1 double-word (32 bits) and 8 double-words
(32 B).
Burst mode (In the V832 mode, the burst mode is called the demand transfer mode.)
When DMA transfer is started, the right to use the bus is acquired and the transfer begins.
The data
transfer unit can be selected from between the 1 double-word (32 bits) and 8 double-words (32 B).
Note:
When performing DMA transfer in the dual-address mode, a function for automatically negating
DREQ is provided based on the setting of the DBM register.
4.3.4 DMA transfer request
Single-address mode
DMA is started when the MINT issues an external request to DMAC of the host processor.
Set the transfer count in the transfer count register of the MINT and then issue DREQ.
Fix the CPU destination address to the FIFO address.
Dual-address mode
DMA is started by two procedures:
MINT issues an external request to DMAC of the host processor, or
the CPU itself is started (auto request mode, etc.).
In Ack use mode, set the transfer count in the
transfer count register of MINT and then issue DREQ.
Note:
In the Ack unused mode and the V832 mode requires no setting of the transfer count register
.
4.3.5 Ending DMA transfer
SH3/SH4
When the MINT transfer count register is set to 0, DMA transfer ends and DREQ is negated.
V832
When the XTC signal from the CPU is low-asserted while the DMAAK signal to S MINT is high-asserted,
the end of DMA transfer is recognized and DREQ is negated.
The end of DMA transfer is detected in two ways: the DMA status register (DST) is polled, and an
interrupt to end the drawing command (FD000000H) is added to the display list and the interrupt is
detected.
In the dual address mode (mode not using ACK), the DMA transfer count register (DTC) is not used, so
the DMA ending cannot be determined.
The DREQ signal can be negated to end DMA by writing 1 from
the CPU to the DMA transfer stop register (DTS) of MINT at DMA transfer end.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86297APBH-GSE1 | IC GRAPHIC CTRLR 2/3D 543BGA |
| MB88F332ABPMC-GSE1 | IC GRAPHIC DISPLAY CTRLR 208LQFP |
| MC100E111FNR2 | IC CLK BUFFER 1:9 800MHZ 28-PLCC |
| MC100E210FNR2 | IC CLOCK BUFFER 1:4/1:5 28-PLCC |
| MC100E310FNR2 | IC CLOCK BUFFER MUX 2:8 28-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86277PMC-GS-BNDE1 | 制造商:FUJITSU 功能描述:CONTROLLER GRAPHIC MINT 256LQFP |
| MB86277PMCR-GS-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86290A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Graphics Controller Hardware Specifications |
| MB86290APVSR-G-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86291A | 制造商:Fujitsu 功能描述: |
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