參數(shù)資料
型號： M7A3PE600-FFG256I
元件分類： FPGA
英文描述： FPGA, 600000 GATES, PBGA256
封裝： 1 MM PITCH, FBGA-256
文件頁數(shù)： 120/168頁
文件大?。?/td> 1335K
代理商： M7A3PE600-FFG256I
ProASIC3E Flash Family FPGAs
A d v an c ed v0 . 5
2-43
Selectable Skew Between Output Buffer Enable/Disable Time
The configurable skew block is used to delay the output buffer assertion (enable) without affecting deassertion
(disable) time.
Figure 2-30 Block Diagram of Output Enable Path
Figure 2-31 Timing Diagram (Option1: Bypasses Skew Circuit)
Figure 2-32 Timing Diagram (Option 2: Enables Skew Circuit)
ENABLE (OUT)
Skew Circuit
Output Enable
(from FPGA core)
I/O Output
Buffers
ENABLE (IN)
MUX
Skew Select
ENABLE (IN)
ENABLE (OUT)
Less than
0.1 ns
Less than
0.1 ns
ENABLE (IN)
ENABLE (OUT)
1.2 ns
(typical)
Less than
0.1 ns
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PDF描述
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