參數(shù)資料
型號： M66291GP
元件分類： 總線控制器
英文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP48
封裝： LQFP-48
文件頁數(shù)： 44/126頁
文件大?。?/td> 810K
代理商： M66291GP
MITSUBISHI <DIGITAL ASSP>
M66291GP
2. Registers
USB -20
Ver.1.0 Apr.9 2001
2.8 Interrupt Enable Register 0
s
Interrupt Enable Register 0 (INT_ENABLE0)
<Address : H’10>
b15
14
13
12
11
10
9876543
21
b0
VBSE RSME SOFE
DVSE
CTRE BEMPE INTNE INTRE URST
SADR SCFG
SUSP WDST RDST
CMPL SERR
0
00000000000
000
0
00000000000
000
-
------------
---
<H/W reset : H'0000>
<S/W reset : H'0000>
<USB bus reset : ->
b
Bit name
Function
R
W
15
VBSE
Vbus Interrupt Enable
0 : Disable interrupt
1 : Enable interrupt
(Interrupt occurs when VBUS bit is set to “1”)
14
RSME
Resume Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt occurs when RESM bit is set to "1")
13
SOFE
SOF Detect Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt occurs when SOFR bit is set to "1")
12
DVSE
Device State Transition Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt occurs when DVST bit is set to "1")
11
CTRE
Control Transfer Transition Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt is occurs when CTRT bit is set to "1")
10
BEMPE
Buffer Empty/Size Over Error Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt is occurs when BEMP bit is set to "1")
9INTNE
Buffer Not Ready Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt occurs when INTN bit is set to "1")
8INTRE
Buffer Ready Interrupt Enable
0 :
Disable interrupt
1 :
Enable interrupt
(Interrupt occurs when INTR bit is set to "1")
7URST
USB Reset Detect
0 :
Disable DVST bit set
1 :
Enable DVST bit set
6SADR
SET_ADDRESS Execute
0 :
Disable DVST bit set
1 :
Enable DVST bit set
5SCFG
SET_CONFIGURATION Execute
0 :
Disable DVST bit set
1 :
Enable DVST bit set
4SUSP
Suspend Detect
0 :
Disable DVST bit set
1 :
Enable DVST bit set
3WDST
Control Write Transfer Status Stage
0 :
Disable CTRT bit set
1 :
Enable CTRT bit set
2RDST
Control Read Transfer Status Stage
0 :
Disable CTRT bit set
1 :
Enable CTRT bit set
1CMPL
Control Transfer Complete
0 :
Disable CTRT bit set
1 :
Enable CTRT bit set
0SERR
Control Transfer Sequence Error
0 :
Disable CTRT bit set
1 :
Enable CTRT bit set
This register sets enable of interrupt and enable/disable of setting DVST and CTRT bits to “1”.
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