參數(shù)資料
型號(hào)： KAB04D100M-TNGP
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： Multi-Chip Package MEMORY
中文描述： 多芯片封裝存儲(chǔ)器
文件頁數(shù)： 3/72頁
文件大?。?/td> 1378K
代理商： KAB04D100M-TNGP
KAB0xD100M - TxGP
Revision 1.11
August 2003
- 3 -
MCP MEMORY
SEC Only
ORDERING INFORMATION
K A B 0x D 1 0 0 M - T LGP
Samsung MCP Memory
(3Chip MCP)
Device Type
B : Dual Bank NOR + NAND + U
t
RAM
NOR Flash Density, Vcc, & Org.
: 64M, Vcc=3.0V, & Org.=x8/x16
: Bank Size(Boot Block)
01
: 16M/48M(Bottom),
02
: 16M/48M(Top)
03
: 32M/32M(Bottom),
04
: 32M/32M(Top)
SRAM Density (Vcc, Org.)
0
: NONE
DRAM I/F, Density (Vcc, Org.)
0
: NONE
U
t
RAM Density (Vcc, Org.)
1
: 32M (3.0V, x16)
Package
T = 80 TBGA
NAND Flash Density (Vcc, Org.)
D
: 128M (3.0V, x16)
Figure 1. FUNCTIONAL BLOCK DIAGRAM
A0 to A20
CE
R
OE
CLE
WP
CE
F
Vcc
F
Vss
R/B
F
WE
Vcc
R
Vss
RESET
I/O
Interface
&
Bank
Control
X
Dec
Y Dec
Control
Latch &
Dec
X
Y Dec
Erase
Control
VGen.
CBank2
Bank1
Address
Bank2
Address
Bank1 Data-In/Out
Bank2 Data-In/Out
CBank1
BYTE
ALE
X-Buffers
Y-Gating
NAND Flash
ARRAY
Register
2nd half page Register & S/A
(256 + 8)Word x 32768
Y-Gating
1st half page Register & S/A
I/O Buffers & Latches
Y-Buffers
CGenerator
Global Buffers
Output
Driver
Bottom Boot Block
Precharge circuit.
I/O Circuit
Column select
Clk gen.
Row
select
Data
control
Control
logic
U
t
RAM
Main Cell Array
(2Mb x16)
UB
LB
Vcc
U
VccQ
U
Vss
CS
U
ZZ
R/B
R
A-1, A21
RE
Version
M = 1st Generation
Access Time
LGP : NOR(70ns) NAND(50ns), U
t
RAM(85ns)
NGP : NOR(80ns) NAND(50ns), U
t
RAM(85ns)
DQ
0
to DQ
15
DQ
0
to DQ
15
DQ
0
to DQ
15
DQ
0
to DQ
15
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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