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參數(shù)資料
| 型號： | IDT82P2828BHG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 52/154頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU T1/J1/E1 28+1CH 640-PBGA |
| 標準包裝： | 5 |
| 類型： | 線路接口裝置（LIU） |
| 規(guī)程： | E1 |
| 電源電壓： | 3.13 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 640-BGA 裸露焊盤 |
| 供應商設備封裝： | 640-PBGA-EP（31x31） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2828BHG |
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IDT82P2828
28(+1) CHANNEL HIGH-DENSITY T1/E1/J1 LINE INTERFACE UNIT
Physical And Electrical Specifications
145
February 6, 2009
8.13.4 PARALLEL MOTOROLA MULTIPLEXED MICROPROCESSOR INTERFACE
8.13.4.1Read Cycle Specification
Figure-66 Parallel Motorola Multiplexed Microprocessor Interface Read Cycle
Symbol
Parameter
Min
MAX
Units
tASW
Valid AS signal width
5
ns
tRSW
Valid read signal width
41 (T1/J1) / 38 (E1) or wait until ACK activated
ns
tCSD
Valid DS + CS falling edge delay after AS
0
ns
tRWV
R/W available time after valid DS + CS signal falling edge
0
ns
tRWH
R/W hold time after valid DS + CS signal falling edge
36 (T1/J1) / 33 (E1)
ns
tVAS
Valid address to AS setup time
5
ns
tVAH
Valid address to AS hold time
5
ns
tPRD
Data propagation delay after valid DS + CS signal falling edge
36 (T1/J1) / 33 (E1)
ns
tZRD
Valid read negated to output High-Z before valid AS rising
edge
520
ns
DS + CS
R/W
D[7:0]
Valid Data
tRWV
tRWH
tPRD
tZRD
tRSW
ACK
AS
Valid address
tASW
tCSD
tVAS
tVAH
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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