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參數(shù)資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數(shù)： | 195/354頁 |
| 文件大小： | 1639K |
| 代理商： | GMS30C7201 |
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Fast AMBA Peripherals
12-39
GMS30C7201 Data Sheet
Transmitter Busy Flag (TBY) (read-only)
The transmitter busy (TBY) flag is a read-only bit that is set when the transmitter is
actively transmitting a frame (address, control, data, CRC, start or stop flag), and is
cleared when the transmitter is idle (transmitting flags that are not part of a frame), or
the transmitter is disabled (TXE=0).
Receive Transition Detect Status (RTD) (read/write)
The receive transition detect (RTD) status bit is set whenever the receiver is enabled
(RXE=1), and a positive edge transition is detected on the
RXD1
pin.
End of Frame Flag (EOF) (read-only)
The end of frame flag (EOF) is set when the last byte of data within a frame (including
aborted frames) resides within the bottom entry of the receive buffer.
The receive buffer contains three tag bits (32, 33 and 34) that are not directly readable.
The 32nd bit is set at the top of the buffer whenever the last byte within a frame is moved
from the receive serial shifter to the receive buffer. This tag travels along with the last
data value to the buffer.
CRC Error Status (CRE) (read-only)
The CRC error flag (CRE) is set when the CRC value calculated by the receive logic
does not match the CRC value contained within the incoming serial data stream.
Whenever a CRC error is detected, the 33rd bit is set within the top entry of the receive
buffer corresponding to the last byte of data within the frame
Receiver Overrun Status (ROR) (read-only)
The receiver overrun flag (ROR) is set when the receive logic attempts to place data
into the receive buffer after it has been filled.
The 34th bit is set within the top entry of the receive buffer whenever an overrun occurs.
This tag travels along with the last
“
good
”
data value before the overflow occurred.
Figure 12-10: bits within MIr status register 1
shows the location of the flag and
status bits within MIr status register 1. The bits within this register do not produce
interrupt requests. Note that the reset value of RTD is unknown and must be cleared if
set following a reset of the ARM 7201. The remainder of FIDR is read-only (writes are
ignored).
Figure 12-10: bits within MIr status register 1
Address: 0h 8001 1084
MISR1
Read/Write &
Read-Only
Bit
7
6
5
4
3
2
1
0
ROR
CRE
EOF
RTD
TBY
RSY
Reset
0
0
0
0
0
0
0
0
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