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參數(shù)資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數(shù)： | 142/354頁 |
| 文件大?。?/td> | 1639K |
| 代理商： | GMS30C7201 |
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LCD & VGA Controllers
11-14
GMS30C7201 Data Sheet
11.6.5 Invert Hsync (IHS)
The Invert HSync (IHS) bit is used to invert the polarity of the
LcdLP
signal. When
IHS=1,
LcdLP
is active LOW. When IHS=0,
LcdLP
is active HIGH.
11.6.6 Invert Pixel Clock (IPC)
The Invert Pixel Clock (IPC) bit is used to select which edge of the pixel clock pixel data
is driven out onto the LCD
’
s data lines. When IPC=0, data is driven onto the LCD
’
s data
lines on the rising-edge of
LcdCP
. When IPC=1, data is driven onto the LCD
’
s data lines
on the falling-edge of
LcdCP
.
11.6.7 Invert Output Enable (IEO)
The Invert Output Enable (IEO) bit is used to select the active and inactive state of the
output enable signal in active display mode. In this mode, the AC-bias pin is used as an
enable that signals the off-chip device when data is actively being driven out using the
pixel clock. When IEO=0, the
LcdAC
pin is active HIGH. When IEO=1, the
LcdAC
pin
is active LOW. In active display mode, data is driven onto the LCD
’
s data lines on the
programmed edge of
LcdCP
when
LcdAC
is in its active state.
Bit
Name
Description
4-0
PCD
Pixel Clock Divisor
Used to specify the frequency of the pixel clock based on the LCD clock (LcdCLK)
frequency. Pixel clock frequency can range from LcdCLK/2 to LcdCLK/33.
Pixel Clock Frequency = LcdCLK/(PCD+2).
5
PCS
Pixel Clock Source
0 - Video DMA bus clock
1 - VGA clock
10-6
ACB
AC Bias Pin Frequency
Number of line clocks to count before toggling the AC Bias pin. This pin is used to
periodically invert the polarity of the power supply to prevent DC charge build-up within
the display.
Program to value required minus 1.
11
IVS
Invert
VSync
0 -
LcdFP
pin is active HIGH and inactive LOW.
1 -
LcdFP
pin is active LOW and inactive HIGH.
12
IHS
Invert
Hsync
0 -
LcdLP
pin is active HIGH and inactive LOW.
1 -
LcdLP
pin is active LOW and inactive HIGH.
13
IPC
Invert Pixel Clock
0 - Data is driven on the LCD
’
s data lines on the rising-edge of
LcdCP
.
1 - Data is driven on the LCD
’
s data lines on the falling-edge of
LcdCP
.
14
IEO
Invert Output Enable
0 -
LcdAC
pin is active HIGH in TFT mode
1 -
LcdAC
pin is active LOW in TFT mode.
15
SLV
Slave mode
Slave (or genlock) LCD to VGA video. The
HSync
and
VSync
are locked to the VGA
timing generator. The LCD horizontal timing must be carefully programmed if sharing
DMA data
Table 11-5: LCD Controller Bit Fields
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參數(shù)描述 |
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| GMS-32H 0.4A | 制造商:Carlo Gavazzi 功能描述:MMS UP TO 32A HIGH BREAK 0.25-0.4A |
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