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參數(shù)資料
| 型號： | GMS30C7201 |
| 英文描述： | 32-Bit RISC Microprocessor(32位 RISC 微處理器) |
| 中文描述： | 32位RISC微處理器（32位的RISC微處理器） |
| 文件頁數(shù)： | 194/354頁 |
| 文件大?。?/td> | 1639K |
| 代理商： | GMS30C7201 |
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Fast AMBA Peripherals
12-38
GMS30C7201 Data Sheet
12.8.4 MIr status register 1 (MISR1)
MIr status register 1 (MISR1) contains flags and status bits that indicate when the
receiver is synchronized, the transmitter is active, that the transmit buffer is not full, that
the receive buffer is not empty, a transition has been detected on the receive line, and
when an end of frame, CRC error, or underrun error has occurred. All bits within MISR1
are non-interrupting.
Receiver Synchronized Flag (RSY) (read-only)
The receiver synchronized (RSY) flag is a read-only bit that is set when the receiver is
synchronized with the incoming data stream, and is cleared when the receiver logic is
in hunt mode (looking for a flag to achieve bit and frame synchronization), or the
receiver is disabled (RXE=0).
Bit
Name
Description
0
EIF
Error in buffer (read-only)
0 - Bits 32-36 are clear within each valid entry of the receive buffer, receive buffer DMA
service requests are enabled
1 - One or more tag bits (32-36) are set within one or more entries in the receive buffer,
request interrupt, disable receive buffer DMA service requests
1
TUR
Transmit buffer Underrun
0 - Transmit buffer has not experienced an underrun
1 - Transmit logic attempted to fetch data from transmit buffer while it and the tail
register were empty, interrupt request signalled
2
RAB
Receiver Abort
0 - No abort has been detected for the incoming frame
1 - Abort detected during receipt of incoming frame, seven or more ones detected on
receive pin, EOF bit set in receive buffer next to last piece of
“
good
”
data received
before the abort, interrupt requested
3
TFS
Transmit buffer Service Request (read-only)
0 - Transmit buffer is full or the transmitter disabled
1 - Transmit buffer is not full and the transmitter is enabled, DMA service request
signalled
4
RFS
Receive buffer Service Request (read-only)
0 - Receive buffer is empty or the receiver disabled
1 - Receive buffer is not empty and the receiver is enabled. DMA service request is
signalled unless the receive buffer contains either an error or the final byte in a frame
(Indicated by EIF set).
5
-
Reserved
7-6
WST
Receive word width status
00 - All four bytes in receive buffer are valid
01 - Least significant byte valid only
10 - Least significant two bytes valid only
11 - Least significant three bytes valid only
Table 12-30: MIr status register 0
相關PDF資料 |
PDF描述 |
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| GMS-32H 0.4A | 制造商:Carlo Gavazzi 功能描述:MMS UP TO 32A HIGH BREAK 0.25-0.4A |
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