參數(shù)資料
型號(hào)： FDC37B78X
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： Enhanced Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： QFP-128
文件頁數(shù)： 95/258頁
文件大小： 1091K
代理商： FDC37B78X
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95
TABLE 40 - EPP PIN DESCRIPTIONS
TYPE
O
This signal is active low. It denotes a write operation.
I/O
Bi-directional EPP byte wide address and data bus.
I
This signal is active high and positive edge triggered. (Pass
through with no inversion, Same as SPP).
I
This signal is active low. It is driven inactive as a positive
acknowledgement from the device that the transfer of data is
completed. It is driven active as an indication that the
device is ready for the next transfer.
O
This signal is active low. It is used to denote data read or
write operation.
O
This signal is active low. When driven active, the EPP
device is reset to its initial operational mode.
O
This signal is active low. It is used to denote address read
or write operation.
I
Same as SPP mode.
I
Same as SPP mode.
EPP
SIGNAL
nWRITE
PD<0:7>
INTR
EPP NAME
nWrite
Address/Data
Interrupt
EPP DESCRIPTION
WAIT
nWait
DATASTB
nData Strobe
RESET
nReset
ADDRSTB
nAddress
Strobe
Paper End
Printer
Selected
Status
Error
Parallel Port
Direction
PE
SLCT
nERR
PDIR
I
Same as SPP mode.
This output shows the direction of the data transfer on the
parallel port bus. A low means an output/write condition and
a high means an input/read condition. This signal is
normally a low (output/write) unless PCD of the control
register is set or if an EPP read cycle is in progress.
O
Note 1: SPP and EPP can use 1 common register.
Note 2: nWrite is the only EPP output that can be over-ridden by SPP control port during an EPP
cycle. For correct EPP read cycles, PCD is required to be a low.
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PDF描述
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