- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄381841 > FDC37B78X (STANDARD MICROSYSTEMS CORP) Enhanced Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR PDF資料下載
參數(shù)資料
| 型號： | FDC37B78X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Enhanced Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 142/258頁 |
| 文件大?。?/td> | 1091K |
| 代理商： | FDC37B78X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁當(dāng)前第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁
142
the output will be undefined. The UIP (update in
progress) status bit is set during the interval.
When the UIP bit goes high, the update cycle
will begin 244
μ
s later. Therefore, if a low is read
on the UIP bit, the user has at least 244
μ
s
before time/calendar data will be changed.
Table 65 - Update Cycle Time
INPUT CLOCK
FREQUENCY
32.768 kHz
32.768 kHz
UIP BIT
1
0
UPDATE CYCLE TIME
1948
μ
s
-
MINIMUM TIME
UPDATE CYCLE
-
244
μ
s
CONTROL AND STATUS REGISTERS, BANK
0
Bank 0 of the RTC has five registers that are
accessible to the processor program at all times
when Bank 0 is enabled, even during the update
cycle. Note Register D, Bits[6:0] are not
accessible during an update cycle.
REGISTER A (AH)
MSB
b7
UIP
LSB
b0
RS0
b6
DV2
b5
DV1
b4
DV0
b3
RS3
b2
RS2
b1
RS1
UIP
The update in progress bit is a status flag that
may be monitored by the program. When UIP is
a "1" the update cycle is in progress or will soon
begin. When UIP is a "0" the update cycle is not
in progress and will not be for at least 244
μ
s.
The time, calendar, and alarm information is
fully available to the program when the UIP bit is
zero. The UIP bit is a read- only bit and is not
affected by RESET_DRV
.
Writing the SET bit in
Register B to a "1" inhibits any update cycle and
then clears the UIP status bit. The UIP bit is
only valid when the RTC is enabled. Refer to
Table 66.
DV2-0
Three bits are used to permit the program to
select various conditions of the 22-stage divider
chain.
Table
66
shows
combinations. The divider selection bits are
the
allowable
also used to reset the divider chain. When the
time/calendar is first initialized, the program
may start the divider chain at the precise time
stored in the registers. When the divider reset is
removed the first update begins one-half second
later. These three read/write bits are not affected
by RESET_DRV
.
RS3-0
The four rate selection bits select one of 15 taps
on the divider chain or disable the divider
output. The selected tap determines rate or
frequency of the periodic interrupt. The program
may enable or disable the interrupt with the PIE
bit in Register B. Table 67 lists the periodic
interrupt rates and equivalent output frequencies
that may be chosen with the RS0-RS3 bits.
These four bits are read/write bits, which are not
affected by
RESET_DRV.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FDC37B80X | PC98/99 Compliant Enhanced Super I/O Controller with Keyboard/Mouse Wake-Up |
| FDC37C665IR | 3/5 Volt Advanced High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controller with Infranred Support |
| FDC37C665GT | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| FDC37C666GT | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| FDC37C67X | ENHANCED SUPER I/O CONTROLLER WITH FAST IR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FDC37B78X_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| FDC37B802 | 制造商:Rochester Electronics LLC 功能描述: |
| FDC37B802QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| FDC37B802QFP WAF | 制造商:SMSC 功能描述: |
| FDC37B807QFP | 制造商:SMSC 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。