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參數(shù)資料
| 型號(hào)： | FDC37B78X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Enhanced Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 25/258頁 |
| 文件大?。?/td> | 1091K |
| 代理商： | FDC37B78X |
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25
DATA RATE SELECT REGISTER (DSR)
Address 3F4 WRITE ONLY
This register is write only. It is used to program
the data rate, amount of write precompensation,
power down status, and software reset. The
data
rate
is
programmed
Configuration Control Register (CCR) not the
using
the
DSR, for PC/AT and PS/2 Model 30 and
Microchannel applications. Other applications
can set the data rate in the DSR. The data rate
of the floppy controller is the most recent write
of either the DSR or CCR. The DSR is
unaffected by a software reset. A hardware
reset will set the DSR to 02H, which
corresponds to the default precompensation
setting and 250 Kbps.
7
6
5
0
4
3
2
1
0
S/W
RESET
0
POWER
DOWN
0
PRE-
COMP2
0
PRE-
COMP1
0
PRE-
COMP0
0
DRATE
SEL1
1
DRATE
SEL0
0
RESET
COND.
0
BIT 0 and 1 DATA RATE SELECT
These bits control the data rate of the floppy
controller. See Table 11 for the settings
corresponding to the individual data rates. The
data rate select bits are unaffected by a
software reset, and are set to 250 Kbps after a
hardware reset.
BIT 2 through 4 PRECOMPENSATION
SELECT
These three bits select the value of write
precompensation that will be applied to the
WDATA output signal. Table 10 shows the
precompensation values for the combination of
these bits settings. Track 0 is the default
starting track number to start precompensation.
this starting track number can be changed by
the configure command.
BIT 5 UNDEFINED
Should be written as a logic "0".
BIT 6 LOW POWER
A logic "1" written to this bit will put the floppy
controller into manual low power mode. The
floppy controller clock and data mode after a
software reset or access to the Data Register or
Main Status Register.
BIT 7 SOFTWARE RESET
This active high bit has the same function as the
DOR RESET (DOR bit 2) except that this bit is
self clearing.
Note: The DSR is Shadowed in the Floppy Data
Rate Select Shadow Register, LD8:CRC2[7:0].
separator circuits will be turned off. The
controller will come out of manual low power.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FDC37B80X | PC98/99 Compliant Enhanced Super I/O Controller with Keyboard/Mouse Wake-Up |
| FDC37C665IR | 3/5 Volt Advanced High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controller with Infranred Support |
| FDC37C665GT | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| FDC37C666GT | High-Performance Multi-Mode Parallel Port Super I/O Floppy Disk Controllers |
| FDC37C67X | ENHANCED SUPER I/O CONTROLLER WITH FAST IR |
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參數(shù)描述 |
|---|---|
| FDC37B78X_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| FDC37B802 | 制造商:Rochester Electronics LLC 功能描述: |
| FDC37B802QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| FDC37B802QFP WAF | 制造商:SMSC 功能描述: |
| FDC37B807QFP | 制造商:SMSC 功能描述: |
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