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參數(shù)資料
| 型號： | EVAL-ADAU1401EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 51/52頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR ADAU1401 |
| 標準包裝： | 1 |
| 系列： | SigmaDSP® |
| 主要目的： | 音頻編解碼器 |
| 嵌入式： | 是，DSP |
| 已用 IC / 零件： | ADAU1401 |
| 主要屬性： | 在 50-MIPS 時的 28/56 位音頻處理器，2 ADC，4 DAC |
| 次要屬性： | 均衡，交叉，低音增強，多頻帶動態(tài)處理，延遲等 |
| 已供物品： | 2 個板，線纜，電源 |
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ADAU1401
Data Sheet
Rev. C | Page 8 of 52
REGULATOR
Table 7. Regulator1
Parameter
Min
Typ
Max
Unit
DVDD Voltage
1.7
1.8
1.84
V
1 Regulator specifications are calculated using a Zetex Semiconductors FZT953 transistor in the circuit.
DIGITAL TIMING SPECIFICATIONS
Table 8. Digital Timing1
Limit
Parameter
tMIN
tMAX
Unit
Description
MASTER CLOCK
tMP
36
244
ns
MCLKI period, 512 × fS mode
tMP
48
366
ns
MCLKI period, 384 × fS mode
tMP
73
488
ns
MCLKI period, 256 × fS mode
tMP
291
1953
ns
MCLKI period, 64 × fS mode
SERIAL PORT
tBIL
40
ns
INPUT_BCLK low pulse width
tBIH
40
ns
INPUT_BCLK high pulse width
tLIS
10
ns
INPUT_LRCLK setup; time to INPUT_BCLK rising
tLIH
10
ns
INPUT_LRCLK hold; time from INPUT_BCLK rising
tSIS
10
ns
SDATA_INx setup; time to INPUT_BCLK rising
tSIH
10
ns
SDATA_INx hold; time from INPUT_BCLK rising
tLOS
10
ns
OUTPUT_LRCLK setup in slave mode
tLOH
10
ns
OUTPUT_LRCLK hold in slave mode
tTS
5
ns
OUTPUT_BCLK falling to OUTPUT_LRCLK timing skew
tSODS
40
ns
SDATA_OUTx delay in slave mode; time from OUTPUT_BCLK falling
tSODM
40
ns
SDATA_OUTx delay in master mode; time from OUTPUT_BCLK falling
SPI PORT
fCCLK
6.25
MHz
CCLK frequency
tCCPL
80
ns
CCLK pulse width low
tCCPH
80
ns
CCLK pulse width high
tCLS
0
ns
CLATCH setup; time to CCLK rising
tCLH
100
ns
CLATCH hold; time from CCLK rising
tCLPH
80
ns
CLATCH pulse width high
tCDS
0
ns
CDATA setup; time to CCLK rising
tCDH
80
ns
CDATA hold; time from CCLK rising
tCOD
101
ns
COUT delay; time from CCLK falling
I2C PORT
fSCL
400
kHz
SCL frequency
tSCLH
0.6
μs
SCL high
tSCLL
1.3
μs
SCL low
tSCS
0.6
μs
Setup time, relevant for repeated start condition
tSCH
0.6
μs
Hold time; after this period, the first clock is generated
tDS
100
ns
Data setup time
tSCR
300
ns
SCL rise time
tSCF
300
ns
SCL fall time
tSDR
300
ns
SDA rise time
tSDF
300
ns
SDA fall time
tBFT
0.6
Bus-free time; time between stop and start
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