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參數(shù)資料
| 型號(hào)： | EDX5116ADSE-3A-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 512M bits XDR⑩ DRAM |
| 中文描述： | 32M X 16 RAMBUS, PBGA104 |
| 封裝： | ROHS COMPLIANT, FBGA-104 |
| 文件頁數(shù)： | 39/78頁 |
| 文件大小： | 3311K |
| 代理商： | EDX5116ADSE-3A-E |
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Data Sheet E1033E30 (Ver. 3.0)
39
EDX5116ADSE
Figure 32
T ES T Register
Figure 33
Delay (DLY ) Control Register
7
6
5
4
3
2
1
0
Read/write register
TEST[7:0] resets to 00000000
2
WTE - Wire Test Enable
WTL - Wire Test Latch
TEST Register
SADR[7:0]: 00011000
2
reserved
WTE
WTL
7
6
5
4
3
2
1
0
Read/write register
DLY[7:0] resets to 00110110
2
CAC[3:0] - Programmed value of t
CAC
timing parameter:
0110
2
- t
CAC
= 6*t
CYCLE
1000
2
- t
CAC
= 8*t
CYCLE
0111
2
- t
CAC
= 7*t
CYCLE
others - Reserved.
CWD[3:0] - Programmed value of t
CWD
timing parameter:
0011
2
- t
CWD
= 3*t
CYCLE
0100
2
- t
CWD
= 4*t
CYCLE
others - Reserved.
CWD[3:0]
DLY Register
SADR[7:0]: 00011111
2
CAC[3:0]
Following SADR [7:0] registers are reserved:
00010010
2
, 00010011
2
, 00010100
2
, 00010101
2
, 00011001
2
, 00011010
2
, 00011011
2
, 00011100
2
, 00011101
2
,
10000000
2
-
10001111
2
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EDZ10B | Low Current Operation at 250 ，Low Reverse Leakage,Low Noise Zener Diode |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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