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參數(shù)資料
| 型號(hào)： | EDX5116ADSE-3A-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 512M bits XDR⑩ DRAM |
| 中文描述： | 32M X 16 RAMBUS, PBGA104 |
| 封裝： | ROHS COMPLIANT, FBGA-104 |
| 文件頁數(shù)： | 31/78頁 |
| 文件大?。?/td> | 3311K |
| 代理商： | EDX5116ADSE-3A-E |
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Data Sheet E1033E30 (Ver. 3.0)
31
EDX5116ADSE
Figure 13
Propagation Delay
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
8
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
T
8
Transaction a: WR
Transaction b: RD
a0 = {Ba,Ca0}
b0 = {Bb,Cb0}
Transaction c: WR
Write-Read-Write at
XDR DRAM
(portions of top and bottom timing diagrams of Figure 12 merged)
c0 = {Bc,Cc0}
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
T
8
Write-Read-Write at Controller and
XDR DRAM
w/ t
PD-RQ
= t
PD-Q
= t
PD-D
= 1*t
CYCLE
t
PD-RQ
a0
WR
a0
WR
t
PD-Q
t
PD-D
D(a0)
D(a0)
c0
WR
t
CYCLE
t
CYCLE
t
Δ
RW
t
Δ
WR
b0
RD
c0
WR
a0
WR
t
Δ
WR
b0
RD
t
PD-RQ
b0
RD
t
PD-D
t
CWD
t
CWD
t
CAC
D(a0)
Q(b0)
t
CWD
D(c0)
t
CWD
t
CAC
c0
WR
t
PD-RQ
Q(b0)
Q(b0)
D(c0)
D(c0)
Transaction a: WR
Transaction b: RD
a0 = {Ba,Ca0}
b0 = {Bb,Cb0}
Transaction c: WR
c0 = {Bc,Cc0}
DQ15..0
DQN15..0
CFM
CFMN
RQ11..0
DQ15..0
DQN15..0
XDR DRAM
T
-1
CFM
CFMN
RQ11..0
DQ15..0
DQN15..0
CFM
CFMN
RQ11..0
XDR DRAM
Controller
.
.
Controller
RQ
DQ
t
PD-RQ
t
PD-D
t
PD-Q
t
RW-BUB,XIO
t
CC
t
RW-BUB,
XDRDRAM
t
CC
t
Δ
RW
t
RW-BUB,
XDRDRAM
t
WR-BUB,
XDRDRAM
t
CC
t
CC
RQ
DQ
XDR DRAM
t
CYCLE
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