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參數(shù)資料
| 型號： | EDE5108AJBG-8E-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 512M bits DDR2 SDRAM |
| 中文描述： | 64M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 71/77頁 |
| 文件大?。?/td> | 589K |
| 代理商： | EDE5108AJBG-8E-E |
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EDE5108AJBG, EDE5116AJBG
Preliminary Data Sheet E1044E20 (Ver. 2.0)
71
Asynchronous CKE Low Event
DRAM requires CKE to be maintained high for all valid operations as defined in this data sheet. If CKE
asynchronously drops low during any valid operation DRAM is not guaranteed to preserve the contents of array. If
this event occurs, memory controller must satisfy DRAM timing specification tDELAY before turning off the clocks.
Stable clocks must exist at the input of DRAM before CKE is raised high again. DRAM must be fully re-initialized
(steps 4 through 13) as described in initialization sequence. DRAM is ready for normal operation after the
initialization sequence. See AC Characteristics table for tDELAY specification
tCK
CK
/CK
tDELAY
CKE
CKE asynchronously
drops low
Clocks can be
turned off after
this point
Stable clocks
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EDE5116AJBG | 512M bits DDR2 SDRAM |
| EDE5116AJBG-6E-E | 512M bits DDR2 SDRAM |
| EDE5116AJBG-8E-E | 512M bits DDR2 SDRAM |
| EDE702 | Serial LCD Interface IC |
| EDI8808CB | HIGH SPEED, LOW POWER 64K MONOLITHIC SRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EDE5108AJSE | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M bits DDR2 SDRAM |
| EDE5108AJSE-6E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M bits DDR2 SDRAM |
| EDE5108AJSE-8E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M bits DDR2 SDRAM |
| EDE5108GASA | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M bits DDR-II SDRAM |
| EDE5108GASA-4A-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M bits DDR-II SDRAM |
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