Serial Host Interface (SHI) I2C Protocol Timing DSP56364 Technical Data, Rev. 4." />
參數(shù)資料
型號： DSPB56364AF100
廠商： Freescale Semiconductor
文件頁數(shù)： 107/148頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 100MHZ 100-LQFP
標(biāo)準(zhǔn)包裝： 90
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（24 kB）
芯片上RAM： 11.25kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤
Serial Host Interface (SHI) I2C Protocol Timing
DSP56364 Technical Data, Rev. 4.1
Freescale Semiconductor
3-45
3.12.1
Programming the Serial Clock
The programmed serial clock cycle, TI2CCP, is specified by the value of the HDM[5:0] and HRS bits of the
HCKR (SHI clock control register).
The expression for TI2CCP is
where
HRS is the prescaler rate select bit. When HRS is cleared, the fixed divide-by-eight prescaler is
operational. When HRS is set, the prescaler is bypassed.
HDM[7:0] are the divider modulus select bits.
A divide ratio from 1 to 64 (HDM[5:0] = 0 to $3F) may be selected.
186 First SCL sampling edge to HREQ output
deassertion
TNG;RQO
ns
Filters bypassed
2
× T
C + 30
—
50
—
50
ns
Narrow filters enabled
2
× T
C + 120
—
140
—
140
ns
Wide filters enabled
2
× T
C + 208
—
228
—
228
ns
187 Last SCL edge to HREQ output not
deasserted
TAS;RQO
ns
Filters bypassed
2
× T
C + 30
50
—
50
—
ns
Narrow filters enabled
2
× T
C + 80
100
—
100
—
ns
Wide filters enabled
2
× T
C + 135
155
—
155
—
ns
188 HREQ in assertion to first SCL edge
TAS;RQI
0.5
× T
I2CCP -
0.5
× T
C - 21
ns
Filters bypassed
4327
—
927
—
ns
Narrow filters enabled
4282
—
882
—
ns
Wide filters enabled
4238
—
838
—
ns
1 R
P (min) = 1.5 k
Table 3-18 SHI I2C Protocol Timing (continued)
Standard I2C1
No.
Characteristics
Symbol/
Expression
Standard-Mode
Fast-Mode
Unit
Min
Max
Min
Max
T
I
2CCP
TC 2
×
HDM 7 0
:
[] 1
+
()
×
7
(
1HRS
–
()
×
1
)
+
[]
=
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