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參數(shù)資料
| 型號： | APA300-BG456 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 94/178頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 300K 456-PBGA |
| 標準包裝： | 24 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 290 |
| 門數(shù)： | 300000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 456-BBGA |
| 供應商設備封裝： | 456-PBGA（35x35） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁當前第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
2- 12
v5.9
Note: When a signal from an I/O tile is connected to the core, it cannot be connected to the global MUX at the same time.
Figure 2-12 Input Connectors to ProASICPLUS Clock Conditioning Circuitry
Table 2-7
Clock-Conditioning Circuitry MUX Settings
MUX
Datapath
Comments
FBSEL
1
Internal Feedback
2
Internal Feedback and Advance Clock Using FBDLY
–0.25 to –4 ns in 0.25 ns increments
3
External Feedback (EXTFB)
XDLYSEL
0
Feedback Unchanged
1
Deskew feedback by advancing clock by system delay
Fixed delay of –2.95 ns
OBMUX
GLB
0
Primary bypass, no divider
1
Primary bypass, use divider
2
Delay Clock Using FBDLY
+0.25 to +4 ns in 0.25 ns increments
4
Phase Shift Clock by 0°
5
Reserved
6
Phase Shift Clock by +180°
7
Reserved
OAMUX
GLA
0
Secondary bypass, no divider
1
Secondary bypass, use divider
2
Delay Clock Using FBDLY
+0.25 to +4 ns in 0.25 ns increments
3
Phase Shift Clock by 0°
Configuration Tile
PECL Pad Cell
GLMX
GL
Std. Pad Cell
GL
NPECL
PPECL
CORE
Package Pins
Physical I/O
Buffers
Global MUX
External
Feedback
Global MUX B
OUT
Global MUX A
OUT
Legend
Physical Pin
DATA Signals to the Core
DATA Signals to the PLL Block
DATA Signals to the Global MUX
Control Signals to the Global MUX
相關PDF資料 |
PDF描述 |
|---|---|
| ESC31DTEF | CONN EDGECARD 62POS .100 EYELET |
| ACB85DHLN | CONN EDGECARD 170PS .050 DIP SLD |
| 863093C25ALF | BACKSHELL DB25 90DEG PLASTIC |
| 86303639BLF | BACKSHELL DB25 STR PLASTIC BLACK |
| 86303638BLF | BACKSHELL DB15 STR PLASTIC BLACK |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| APA300-BG456I | 功能描述:IC FPGA PROASIC+ 300K 456-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 產(chǎn)品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| APA300-BG456M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 300K Gates 180MHz 0.22um Technology 2.5V 456-Pin BGA 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 300K GATES 180MHZ 0.22UM 2.5V 456BGA - Trays |
| APA300-BGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA300-BGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA300-BGG456 | 功能描述:IC FPGA PROASIC+ 300K 456-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
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