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參數(shù)資料
| 型號： | ADV7188BSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 77/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DECODER VID MULTIFORM 80LQFP |
| 標準包裝： | 1 |
| 類型： | 視頻解碼器 |
| 應用： | 機頂盒，視頻播放器，錄音機 |
| 電壓 - 電源，模擬： | 3.15 V ~ 3.45 V |
| 電壓 - 電源，數(shù)字： | 1.65 V ~ 2 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LQFP |
| 供應商設(shè)備封裝： | 80-LQFP（14x14） |
| 包裝： | 托盤 |
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ADV7188
Rev. A | Page 67 of 112
VITC
VITC has a sequence of 10 syncs in between each data byte. The
VDP strips these syncs from the data stream to output only the data
bytes. The VITC results are available in the VDP_VITC_DATA_0
to VDP_VITC_DATA_8 registers (Register 0x92 to Register 0x9A,
user sub map).
The VITC has a CRC byte at the end; the syncs in between each
data byte are also used in this CRC calculation. Because these syncs
are not output, the CRC is calculated internally. The calculated
CRC is also available for the user in the VDP_VITC_CALC_CRC
register (Register 0x9B, User Sub Map). After the VDP completes
decoding the VITC line, the VDP_VITC_DATA_x and
VDP_VITC_CALC_CRC registers are updated and the
VITC_AVL bit is set.
VITC_CLEAR, VITC Clear, Address 0x78 [6],
User Sub Map, Write Only, Self-Clearing
1—Reinitializes the VITC readback registers.
VITC_AVL, VITC Available, Address 0x78 [6],
User Sub Map
0—VITC data was not detected.
1—VITC data was detected.
VITC Readback Registers
BIT 0, BIT 1
BIT 88, BIT 89
TO
VITC WAVEFORM
05
47
8-
04
0
Figure 42. VITC Waveform and Decoded Data Correlation
Table 81. VITC Readback Registers1
Address (User Sub Map)
Signal Name
Register Location
Dec
Hex
VITC_DATA_0 [7:0]
VDP_VITC_DATA_0 [7:0] (VITC Bits [9:2])
146d
0x92
VITC_DATA_1 [7:0]
VDP_VITC_DATA_1 [7:0] (VITC Bits [19:12])
147d
0x93
VITC_DATA_2 [7:0]
VDP_VITC_DATA_2 [7:0] (VITC Bits [29:22])
148d
0x94
VITC_DATA_3 [7:0]
VDP_VITC_DATA_3 [7:0] (VITC Bits [39:32])
149d
0x95
VITC_DATA_4 [7:0]
VDP_VITC_DATA_4 [7:0] (VITC Bits [49:42])
150d
0x96
VITC_DATA_5 [7:0]
VDP_VITC_DATA_5 [7:0] (VITC Bits [59:52])
151d
0x97
VITC_DATA_6 [7:0]
VDP_VITC_DATA_6 [7:0] (VITC Bits [69:62])
152d
0x98
VITC_DATA_7 [7:0]
VDP_VITC_DATA_7 [7:0] (VITC Bits [79:72])
153d
0x99
VITC_DATA_8 [7:0]
VDP_VITC_DATA_8 [7:0] (VITC Bits [89:82])
154d
0x9A
VITC_CALC_CRC [7:0]
VDP_VITC_CALC_CRC [7:0]
155d
0x9B
1 The register is a readback register; the default value does not apply.
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