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參數(shù)資料
| 型號： | ADUC7032BSTZ-88 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 74/120頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 96K FLASH DUAL 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 連通性： | LIN，SPI，UART/USART |
| 外圍設(shè)備： | POR，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 96KB（48K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1.5K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 2x16b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 托盤 |
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ADuC7032-8L
Rev. A | Page 57 of 120
For example, with the chop bit ADCFLT[15] set to 1, increasing
the SF value (ADCFLT[6:0]) to 0x1F (31 decimal) and selecting
an AF value (ADCFLT[13:8]) of 0x16 (22 decimal) results in an
ADC throughput of 10 Hz. The frequency response in this case
is shown in Figure 23.
In ADC low power mode, the ADC Σ-Δ modulator clock is no
longer driven at 512 kHz but is driven directly from the on-chip
low power (131 kHz) oscillator. Subsequently, for the same
ADCFLT configurations in normal mode, all filter values should
be scaled by a factor of approximately 4. This means that it is
possible to configure the ADC for 1 Hz throughput in low
power mode. The filter frequency response for this
configuration is shown in Figure 25.
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
0
200
180
160
140
120
100
80
60
40
20
(d
B
)
FREQUENCY (kHz)
05
98
6-
02
3
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
02
18
16
14
12
10
8
6
4
2
(d
B
)
FREQUENCY (kHz)
0
05
98
6-
02
5
Figure 23. Typical Digital Filter Response at fADC = 10 Hz
(ADCFLT = 0x961F)
Changing SF to 0x1D and setting AF to 0x3F, again with the
chop bit enabled, configures the ADC into its minimum
throughput rate in normal mode of 4 Hz. The digital filter
frequency response with this configuration is shown in Figure 24.
Figure 25. Typical Digital Filter Response at fADC = 1 Hz (ADCFLT = 0xBD1F)
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
06
40
20
(d
B
)
FREQUENCY (kHz)
0
05
98
6-
02
4
In general, it is possible to program different values of SF and
AF in the ADCFLT register and achieve the same ADC update
rate. In practical terms, the trade-off with any value of ADCFLT
is frequency response vs. ADC noise. For optimum filter response
and ADC noise when using combinations of SF and AF, first
choose an SF in the range of 16 to 40 (decimal) or 0x10 to 0x28.
Then increase the AF value to achieve the required ADC
throughput.
Table 44 shows some common ADCFLT configurations.
Figure 24. Typical Digital Filter Response at fADC = 4 Hz
(ADCFLT = 0xBF1D)
Table 44. Common ADCFLT Configurations
ADC Mode
SF
AF
Other Configuration
ADCFLT
fADC
tSETTLE
Normal
0x1D
0x3F
Chop on
0xBF1D
4 Hz
0.5 sec
0x1F
0x16
Chop on
0x961F
10 Hz
0.2 sec
0x07
0x00
None
0x0007
1 kHz
3 ms
0x07
0x00
Sinc3 modify
0x0087
1 kHz
3 ms
0x03
0x00
Running average
0x4003
2 kHz
2 ms
0x00
Running average
0x4000
8 kHz
0.5 ms
Low Power
0x10
0x03
Chop on
0x8310
20 Hz
100 ms
0x10
0x09
Chop on
0x8910
10 Hz
200 ms
0x1F
0x3D
Chop on
0xBD1F
1 Hz
2 sec
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