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參數(shù)資料
| 型號： | ADSP-BF548MBBCZ-5M |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 533 MHz Blackfin Embedded Processor: ADSP-BF548MBBCZ-5M Temp Range: –40°C to +85°C Package: 400-Ball CSP_BGA BC-400-1 |
| 中文描述： | 16-BIT, 50 MHz, OTHER DSP, PBGA400 |
| 封裝： | 17 X 17 MM, ROHS COMPLIANT, CSBGA-400 |
| 文件頁數(shù)： | 43/100頁 |
| 文件大?。?/td> | 3095K |
| 代理商： | ADSP-BF548MBBCZ-5M |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. D
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May 2011
DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
SDRAM clock and control cycle timing.
Table 31. DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Unit
Parameter
Min
Max
Min
Max
Switching Characteristics
tCK
1
DCK0-1 Period, Non-Extended Temperature Grade Models 7.50
7.50
8.33
ns
DCK0-1 Period, Extended Temperature Grade Models
10.00
N/A
ns
tCH
DCK0-1 High Pulse Width
0.45
0.55
0.45
0.55
tCK
tCL
DCK0-1 Low Pulse Width
0.45
0.55
0.45
0.55
tCK
tAS
2, 3
Address and Control Output SETUP Time Relative to CK
1.00
ns
tAH
Address and Control Output HOLD Time Relative to CK
1.00
ns
tOPW
Address and Control Output Pulse Width
2.20
2.30
ns
1 The t
CK specification does not account for the effects of jitter.
2 Address pins include DA0-12 and DBA0-1.
3 Control pins include DCS0-1, DCLKE, DRAS, DCAS, and DWE.
Figure 17. DDR SDRAM /Mobile DDR SDRAM Clock and Control Cycle Timing
NOTE: CONTROL =
DCS0-1, DCLKE, DRAS, DCAS, AND DWE.
ADDRESS = DA0-12 AND DBA0-1.
DCK0-1
ADDRESS
CONTROL
tAS
tAH
tCK
tCH
tCL
tOPW
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PDF描述 |
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