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參數(shù)資料
| 型號(hào)： | ADSP-21479KSWZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 46/72頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時(shí)鐘速率： | 266MHz |
| 非易失內(nèi)存： | ROM（4Mb） |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤(pán) |
| 其它名稱： | Q6418433 |
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Rev. A
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September 2011
S/PDIF Transmitter Input Data Timing
The timing requirements for the S/PDIF transmitter are given
in Table 46. Input signals are routed to the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided
below are valid at the DAI_P20–1 pins.
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter requires an oversampling clock input.
This high frequency clock (TxCLK) input is divided down to
generate the internal biphase clock.
Table 46. S/PDIF Transmitter Input Data Timing
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
3
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
3
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
3
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
3
ns
tSITXCLKW
Transmit Clock Width
9
ns
tSITXCLK
Transmit Clock Period
20
ns
tSISCLKW
Clock Width
36
ns
tSISCLK
Clock Period
80
ns
1 The serial clock, data and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input can
be either CLKIN or any of the DAI pins.
Figure 34. S/PDIF Transmitter Input Timing
SAMPLE EDGE
DAI_P20–1
(TxCLK)
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSITXCLKW
tSITXCLK
tSISCLKW
tSISCLK
tSISFS
tSIHFS
tSISD
tSIHD
Table 47. Oversampling Clock (TxCLK) Switching Characteristics
Parameter
Max
Unit
Frequency for TxCLK = 384 × Frame Sync
Oversampling Ratio × Frame Sync ≤ 1/tSITXCLK
MHz
Frequency for TxCLK = 256 × Frame Sync
49.2
MHz
Frame Rate (FS)
192.0
kHz
相關(guān)PDF資料 |
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參數(shù)描述 |
|---|---|
| ADSP-21479SBC2-EP | 功能描述:IC DSP SHARC 266MHZ LP 制造商:analog devices inc. 系列:SHARC? 包裝:托盤(pán) 零件狀態(tài):在售 類型:浮點(diǎn) 接口:DAI，DPI，EBI/EMI，I2C，SPI，SPORT，UART/USART 時(shí)鐘速率:266MHz 非易失性存儲(chǔ)器:ROM（4Mb） 片載 RAM:5Mb 電壓 - I/O:3.30V 電壓 - 內(nèi)核:1.20V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:196-LFBGA，CSPBGA 供應(yīng)商器件封裝:196-CSPBGA（12x12） 標(biāo)準(zhǔn)包裝:1 |
| ADSP-21483KSWZ-2B | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21483KSWZ-3AB | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21483KSWZ-3B | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21483KSWZ-4B | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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