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參數(shù)資料
| 型號： | ADF4150HVBCPZ-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 15/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRACTION-N FREQ SYNTH 32LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | * |
| PLL： | 是 |
| 輸入： | CMOS |
| 輸出： | 時(shí)鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 3GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-WFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-WQ（5x5） |
| 包裝： | 帶卷 (TR) |
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ADF4150HV
Rev. 0 | Page 22 of 28
PHASE RESYNC
In the example shown in Figure 27, the PFD reference is 25 MHz
and MOD is 125 for a 200 kHz channel spacing. tSYNC is set to
400 μs by programming CLK_DIV_VALUE = 80.
The output of a fractional-N PLL can settle to any one of the
MOD phase offsets with respect to the input reference, where
MOD is the fractional modulus. The phase resync feature of
the ADF4150HV produces a consistent output phase offset with
respect to the input reference. This is necessary in applications
where the output phase and frequency are important, such as
digital beamforming. For information about how to program
a specific RF output phase when using phase resync, see the
Phase Programmability section.
LE
PHASE
FREQUENCY
SYNC
(INTERNAL)
–100
0
100 200
1000
300
400
500 600 700 800
900
TIME (s)
PLL SETTLES TO
CORRECT PHASE
AFTER RESYNC
tSYNC
LAST CYCLE SLIP
PLL SETTLES TO
INCORRECT PHASE
09
05
8-
0
25
Phase resync is enabled by setting Bits[DB16:DB15] in
Register 3 to 10. When phase resync is enabled, an internal
timer generates sync signals at intervals of tSYNC given by the
following formula:
tSYNC = CLK_DIV_VALUE × MOD × tPFD
where:
CLK_DIV_VALUE is the decimal value programmed in
Bits[DB14:DB3] of Register 3 and can be any integer in the
range of 1 to 4095.
MOD is the modulus value programmed in Bits[DB14:DB3]
of Register 1.
tPFD is the PFD reference period.
Figure 27. Phase Resync Example
Phase Programmability
The phase word in Register 1 controls the RF output phase. As
this word is swept from 0 to MOD, the RF output phase sweeps
over a 360° range in steps of 360°/MOD.
When a new frequency is programmed, the second sync pulse
after the LE rising edge is used to resynchronize the output
phase to the reference. The tSYNC time must be programmed to
a value that is at least as long as the worst-case lock time. This
guarantees that the phase resync occurs after the last cycle slip
in the PLL settling transient.
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PDF描述 |
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