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參數(shù)資料
| 型號： | ADAU1781BCPZ-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 81/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SIGMADSP CODEC LN 32LFCSP |
| 標準包裝： | 1,500 |
| 系列： | SigmaDSP® |
| 類型： | 立體聲音頻 |
| 數(shù)據(jù)接口： | I²C，串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 數(shù)量： | 2 / 2 |
| 三角積分調(diào)變： | 無 |
| S/N 比，標準 ADC / DAC (db)： | 100 / 105（差分），100 / 103（單端） |
| 動態(tài)范圍，標準 ADC / DAC (db)： | 99.2 / 105（差分），99.2 / 103（單端） |
| 電壓 - 電源，模擬： | 1.8 V ~ 3.65 V |
| 電壓 - 電源，數(shù)字： | 1.63 V ~ 3.65 V |
| 工作溫度： | -25°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP-VQ |
| 包裝： | 帶卷 (TR) |
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ADAU1781
Rev. B | Page 82 of 92
DIGITAL SUBSYSTEM CONFIGURATION
Register 16512 (0x4080), Digital Power-Down 0
Bit 7, ADC Engine
Setting this bit to 0 disables the ADCs and the digital micro-
phone inputs.
Bit 6, Memory Controller
Setting this bit to 0 disables all memory access, which disables
the SigmaDSP core, ADCs, and DACs, as well as prohibits memory
access via the control port.
Bit 5, Clock Domain Transfer
Setting this bit to 0—in conjunction with Bit 4, serial ports—
disables the serial ports.
Bit 4, Serial Ports
Setting this bit to 0—in conjunction with Bit 5, clock domain
transfer—disables the serial ports.
Bit 3, Serial Output Routing
Setting this bit to 0 disables the routing paths for the record signal
path, which goes from the SigmaDSP core to the serial port output.
Bit 2, Serial Input Routing
Setting this bit to 0 disables the routing paths for the play-
back signal path, which goes from the serial input ports to the
SigmaDSP core.
Bit 1, Serial Port, ADC, DAC, and Frame Pulse Clock
Generator
Setting this bit to 0 disables the internal clock generator, which
generates all master clocks for the serial ports, SigmaDSP core,
ADCs, and DACs. This bit must be enabled if audio is being
passed through the ADAU1781.
Bit 0, SigmaDSP Core
Setting this bit to 0 disables the SigmaDSP core and makes the
memory inaccessible. This bit must be enabled in order to
process audio and change parameter values.
Table 71. Digital Power-Down 0 Register
Bit
Description
Default
7
ADC engine
0
0: disabled
1: enabled
6
Memory controller
0
0: disabled
1: enabled
5
Clock domain transfer (when using the serial ports)
0
0: disabled
1: enabled
4
Serial ports
0
0: disabled
1: enabled
3
Serial output routing
0
0: disabled
1: enabled
2
Serial input routing
0
0: disabled
1: enabled
1
Serial port, ADC, DAC, and frame pulse clock generator
0
0: disabled
1: enabled
0
SigmaDSP core
0
0: disabled
1: enabled
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PDF描述 |
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