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參數(shù)資料
| 型號： | AD9948KCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 40-LFCSP |
| 標準包裝： | 2,500 |
| 類型： | CCD 信號處理器，10 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP |
| 包裝： | 帶卷 (TR) |
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REV. 0
AD9948
–13–
Table VIII. AFE Operation Register Detail
Data Bit
Default
Address
Content
Value
Name
Description
00
[1:0]
0
PWRDOWN
0 = Normal Operation.
1 = Reference Standby.
2/3 = Total Power-Down.
[2]
1
CLPENABLE
0 = Disable OB Clamp.
1 = Enable OB Clamp.
[3]
0
CLPSPEED
0 = Select Normal OB Clamp Settling.
1 = Select Fast OB Clamp Settling.
[4]
0
FASTUPDATE
0 = Ignore VGA Update.
1 = Very Fast Clamping when VGA Is Updated.
[5]
0
PBLK_LVL
DOUT Value during PBLK.
0 = Blank to Zero.
1 = Blank to Clamp Level.
[7:6]
0
TEST MODE
Test Operation Only. Set to zero.
[8]
0
DCBYP
0 = Enable DC Restore Circuit.
1 = Bypass DC Restore Circuit during PBLK.
[9]
0
TESTMODE
Test Operation Only. Set to zero.
[11:10]
0
CDSGAIN
Adjustment of CDS Gain.
0 = 0 dB.
01= –2 dB.
10 = –4 dB.
11 = 0 dB.
Table IX. AFE Control Register Detail
Data Bit
Default
Address
Content
Value
Name
Description
04
[1:0]
0
COLORSTEER
0 = Off.
1 = Progressive.
2 = Interlaced.
3 = Three Field.
[2]
1
PXGAENABLE
0 = Disable PxGA.
1 = Enable PxGA.
[3]
0
DOUTDISABLE
0 = Data Outputs Are Driven.
1 = Data Outputs Are Three-Stated.
[4]
0
DOUTLATCH
0 = Latch Data Outputs with DOUT Phase.
1 = Output Latch Transparent.
[5]
0
GRAYENCODE
0 = Binary Encode Data Outputs.
1= Gray Encode Data Outputs.
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