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參數(shù)資料
| 型號： | AD9937 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | CCD Signal Processor with Precision Timing⑩ Generator |
| 中文描述： | CCD信號處理器精確定時(shí)⑩發(fā)生器 |
| 文件頁數(shù)： | 27/44頁 |
| 文件大?。?/td> | 410K |
| 代理商： | AD9937 |
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REV. 0
AD9937
–27–
12-BIT
HD COUNTER
VD
500 785
500 785
500
500 785
500 785
500 785
11-BIT
VD COUNTER
000
001
002
003
N
N – 1
N – 2
N – 3
N – 4
PBLKSTART
PBLKSTOP
12-BIT
HD COUNTER
PBLKTOG1 = 500
PBLKTOG2 = 785
PBLK
HDLEN = 1500
1. PBLKTOG1 = 500
2. PBLKTOG2 = 785
3. PBLKTOG3 = 4095
4. PBLKTOG4 = 4095
5. THIS PBLK PULSE SEQUENCE IS USED IN THE EXAMPLE BELOW.
1. PBLKSTART = N – 2
2. PBLKSTOP = 001
3. THIS EXAMPLE SHOWS HOW PBLK IS LOW IN THE VERTICAL BLANKING REGION FROM PBLKTOG1 IN LINE PBLKSTART UNTIL PBLKTOG2 IN LINE PBLKSTOP.
AS SHOWN IN THE ABOVE FIGURE, PBLK REMAINS LOW FROM PBLKTOG1 TO PBLKTOG2.
Figure 20. Example of PBLK Applied in Vertical Blanking Region Using PBLKSTART and PBLKSTOP Registers
12-BIT
HD COUNTER
1
2
3
4
PBLK
PROGRAMMABLE CLOCK POSITIONS
1. PBLKTOG1 (PROGRAMMABLE AT MODE_REG(9))
2. PBLKTOG2 (PROGRAMMABLE AT MODE_REG(9))
3. PBLKTOG3 (PROGRAMMABLE AT MODE_REG(10))
4. PBLKTOG4 (PROGRAMMABLE AT MODE_REG(10))
Figure 19. PBLK Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9937KCP | CCD Signal Processor with Precision Timing⑩ Generator |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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